一种多模式输入的eeprom芯片
阅读说明：本技术 一种多模式输入的eeprom芯片 (EEPROM chip with multi-mode input ) 是由 王明宇 任卫东 于 2021-05-11 设计创作，主要内容包括：本发明公开了一种多模式输入的EEPROM芯片,特点是包括串行输入模块、并行输入模块、数据选择器、地址译码模块、数据总合模块和存储模块,地址译码模块用于将外部输入的串行数据或并行数据包含的地址信息转换成对应的块选地址信号、行地址信号和具有预设位数的位地址信号,数据选择器用于根据接收到的外部使能信号选择与当前的外部使能信号对应的串行数据或并行数据从数据输出端传输至数据总合模块,数据总合模块根据接收到的行地址信号将接收到的数据扩展到位宽与存储模块的位宽相一致的待存储数据并发送至存储模块,存储模块根据接收到的块选地址信号将待存储数据存储至对应的存储位置；优点是拥有两种不同的输入模式,实用性和切换灵活性较高。(The invention discloses an EEPROM chip with multi-mode input, which is characterized by comprising a serial input module, a parallel input module and a data selector, the device comprises an address decoding module, a data summation module and a storage module, wherein the address decoding module is used for converting address information contained in externally input serial data or parallel data into a corresponding block selection address signal, a row address signal and a bit address signal with a preset bit number; the advantage is that possess two kinds of different input modes, and the practicality is higher with switching flexibility.)
技术领域
本发明涉及一种存储芯片，尤其是一种多模式输入的EEPROM芯片。
背景技术
EEPROM芯片是指带电可擦可编程只读存储器，是一种掉电后数据不丢失的存储芯片，EEPROM芯片可以在电脑上或专用设备上擦除已有信息，重新编程，一般用在即插即用。
传统EEPROM芯片被分为串行EEPROM芯片和并行EEPROM芯片两种，串行EEPROM芯片在读写时数据的输入/输出是通过2线、3线、4线或SPI总线等接口方式进行的，而并行EEPROM的数据输入/输出则是通过并行总线进行的；串行和并行有各自的优缺点，串行接口EEPROM芯片是目前使用非易失性存储器中灵活度最高的，引脚较少，更小的封装和更低的功耗，其被广泛应用于汽车，电信，医疗，工业和个人计算机等相关市场；并行接口EEPROM芯片的灵活度也比较高，其特点是数据保留长和高可靠性，并且比串行接口协议更快，广泛应用于航空和军事应用；由于两种输入形式的不同，从工作时序角度来看，EEPROM的串行输入的时序和并行输入的时序是不兼容的。
发明内容
本发明所要解决的技术问题是提供一种拥有串行输入模式和并行输入模式两种不同的输入模式的多模式输入的EEPROM芯片，且不需要不同的时序关系，提升了EEPROM芯片的实用性和切换灵活性。
本发明解决上述技术问题所采用的技术方案为：一种多模式输入的EEPROM芯片，包括串行输入模块、并行输入模块、数据选择器、地址译码模块、数据总合模块和存储模块，所述的地址译码模块用于将外部输入的串行数据或并行数据包含的地址信息转换成对应的块选地址信号、行地址信号和具有预设位数的位地址信号，并由所述的地址译码模块根据外部发送的数据采集时钟信号分别将位地址信号发送至所述的串行输入模块，将行地址信号发送至所述的并行输入模块及所述的数据总合模块，将块选地址信号发送至所述的存储模块，所述的并行输入模块设置有位数与位地址信号的预设位数一致的并行数据输入端，所述的数据选择器设置有第一输入端、第二输入端、使能信号输入端和数据输出端，所述的串行输入模块用于根据外部发送的数据采集时钟信号接收外部输入的与数据采集时钟信号对应的串行数据，并按位地址信号将串行数据发送至所述的数据选择器的第一输入端，所述的并行输入模块用于接收外部输入的并行数据，并按行地址信号将并行数据发送至所述的数据选择器的第二输入端，所述的数据选择器的使能信号输入端用于接收外部使能信号，所述的数据选择器用于根据接收到的外部使能信号选择与当前的外部使能信号对应的串行数据或并行数据从数据输出端传输至所述的数据总合模块，所述的数据总合模块根据接收到的行地址信号将接收到的数据扩展到位宽与所述的存储模块的位宽相一致的待存储数据并发送至所述的存储模块，所述的存储模块根据接收到的块选地址信号将待存储数据存储至对应的存储位置。
所述的串行输入模块包括第一反相器、二输入与门和数量与位地址信号的预设位数一致的N个NMOS管，所述的并行输入模块包括S输入或非门、第二反相器和第一N位传输门，其中，定义所述的存储模块的每行容量为Y，当Y/N为整数时，S=Y/N，当Y/N不是整数时，S为比Y/N所得结果大且最接近的一个整数，所述的数据选择器包括第三反相器、第一N位缓冲器、第二N位缓冲器、第二N位传输门和第三N位传输门，所述的第一反相器的输入端用于接收外部数据采集时钟信号，所述的第一反相器的输出端与所述的二输入与门的第一输入端连接，所述的二输入与门的第二输入端用于接收外部输入的串行数据，所述的二输入与门的输出端与所述的NMOS管的漏极连接，每个所述的NMOS管的栅极用于按序逐一接收所述的地址译码模块发送的位地址信号中对应的一位信号，所述的NMOS管的源极与所述的第二N位传输门的IN引脚连接，所述的第一N位传输门的IN引脚用于接收外部输入的并行数据，所述的S输入或非门的S个输入端用于按序逐一接收所述的地址译码模块发送的行地址信号中对应的一位信号，所述的S输入或非门的输出端、所述的第二反相器的输入端及所述的第一N位传输门的GP引脚连接，所述的第二反相器的输出端与所述的第一N位传输门的GN引脚连接，所述的第一N位传输门的OUT引脚与所述的第三N位传输门的IN引脚连接，所述的第三反相器的输入端、所述的第二N位传输门的GP引脚、所述的第三N位传输门的GN引脚连接且用于接入外部使能信号，所述的第三反相器的输出端、所述的第二N位传输门的GN引脚及所述的第三N位传输门的GP引脚连接，所述的第二N位传输门的OUT引脚与所述的第一N位缓冲器的输入端连接，所述的第三N位传输门的OUT引脚与所述的第二N位缓冲器的输入端连接，所述的第一N位缓冲器的输出端及所述的第二N位缓冲器的输出端连接并作为所述的数据选择器的数据输出端。其中，串行输入模块由1位反相器、1位与门、N个NMOS管组成，配合外部输入的位地址信号，通过NMOS的开关特性实现了数据的串行时序输入；并行输入模块由S输入或非门、一个反相器和N位传输门，分别负责逻辑关系处理和数据传输，配合外部输入的行地址信号，相互协作实现N位数据的并行输入；数据选择器主要由1位反相器、2个N位BUF、2个N位传输门，分别负责逻辑处理、数据稳定、数据传输，通过使能信号的高低电平，控制传输门的开与关，实现数据的选通。
与现有技术相比，本发明的优点在于拥有串行输入模式和并行输入模式两种不同的输入模式，且不需要不同的时序关系，提升了EEPROM芯片的实用性；同时，通过外部输入的使能信号控制自由切换输入模式，具备较好的灵活性；另外该方法可以直接建立在原串行输入模式的EEPROM芯片的结构基础之上，对数据总合模块及存储模块的内部结构基本没有改动，同时没有大幅度增加MOS管的数量，从而其功耗和面积是较小的，故其成本较低；
其中，地址译码模块分别产生位地址信号和行地址信号，串行输入模块的数据输入为1bit的串行数据，位地址信号可采用8bit的位地址信号输入，数据采集时钟信号负责将串行数据和位地址信号配合使得数据完成1bit的连续输入，当使能信号控制选中串行输入模式的时候，串行输入模块输出的数据被选中，此时对应的行地址选中需要写入的行，N位数据依次写入该行，写入完毕后行地址变化写入另一行，依次实现S行的写入，实现串行数据的存储；同理，并行输入模块的数据输入为8bit的数据，当使能信号控制选中并行输入模式的时候，并行输入模块输出的数据被选中，此时虽然是N bit的数据一次性到达数据总合模块，因为数据的输入为N bit同时写入，即一行同时写入，所以不需要位地址信号的控制，直接使用行地址信号实现1行的同时写入，这样保证了写入数据正确，但是此时需要注意的是，每个行地址稳定的时候，应该保持数据输入的稳定性，也正是因为这个稳定时间使得并行的整体写入时间和串行写入时间一致，便解决了时序冲突的问题，所以不需要进一步更改电路和修改时序；最后，数据进入存储模块存储。
附图说明
图1为本发明的整体结构框图；
图2为本发明中串行输入模块的电路结构图；
图3为本发明中并行输入模块的电路结构图；
图4为本发明中数据选择器的电路结构图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
如图1所示，一种多模式输入的EEPROM芯片，包括串行输入模块1、并行输入模块2、数据选择器3、地址译码模块4、数据总合模块5和存储模块6，地址译码模块4用于将外部输入的串行数据或并行数据包含的地址信息转换成对应的块选地址信号、行地址信号和具有预设位数的位地址信号，并由地址译码模块4根据外部发送的数据采集时钟信号分别将位地址信号发送至串行输入模块1，将行地址信号发送至并行输入模块2及数据总合模块5，将块选地址信号发送至存储模块6，并行输入模块2设置有位数与位地址信号的预设位数一致的并行数据输入端，数据选择器3设置有第一输入端、第二输入端、使能信号输入端和数据输出端，串行输入模块1用于根据外部发送的数据采集时钟信号接收外部输入的与数据采集时钟信号对应的串行数据，并按位地址信号将串行数据发送至数据选择器3的第一输入端，并行输入模块2用于接收外部输入的并行数据，并按行地址信号将并行数据发送至数据选择器3的第二输入端，数据选择器3的使能信号输入端用于接收外部使能信号，数据选择器3用于根据接收到的外部使能信号选择与当前的外部使能信号对应的串行数据或并行数据从数据输出端传输至数据总合模块5，数据总合模块5根据接收到的行地址信号将接收到的数据扩展到位宽与存储模块6的位宽相一致的待存储数据并发送至存储模块6，存储模块6根据接收到的块选地址信号将待存储数据存储至对应的存储位置。
如图2~4所示，串行输入模块1包括第一反相器INV1、二输入与门AND1和数量与位地址信号的预设位数一致的N个NMOS管QN，并行输入模块2包括S输入或非门NOR1、第二反相器INV2和第一N位传输门Q1，其中，定义存储模块6的每行容量为Y，当Y/N为整数时，S=Y/N，当Y/N不是整数时，S为比Y/N所得结果大且最接近的一个整数，数据选择器3包括第三反相器INV3、第一N位缓冲器BUF1、第二N位缓冲器BUF2、第二N位传输门Q2和第三N位传输门Q3，第一反相器INV1的输入端用于接收外部数据采集时钟信号，第一反相器INV1的输出端与二输入与门AND1的第一输入端连接，二输入与门AND1的第二输入端用于接收外部输入的串行数据，二输入与门AND1的输出端与NMOS管QN的漏极连接，每个NMOS管QN的栅极用于按序逐一接收地址译码模块4发送的位地址信号中对应的一位信号，NMOS管QN的源极与第二N位传输门Q2的IN引脚连接，第一N位传输门Q1的IN引脚用于接收外部输入的并行数据，S输入或非门NOR1的S个输入端用于按序逐一接收地址译码模块4发送的行地址信号中对应的一位信号，S输入或非门NOR1的输出端、第二反相器INV2的输入端及第一N位传输门Q1的GP引脚连接，第二反相器INV2的输出端与第一N位传输门Q1的GN引脚连接，第一N位传输门Q1的OUT引脚与第三N位传输门Q3的IN引脚连接，第三反相器INV3的输入端、第二N位传输门Q2的GP引脚、第三N位传输门Q3的GN引脚连接且用于接入外部使能信号，第三反相器INV3的输出端、第二N位传输门Q2的GN引脚及第三N位传输门Q3的GP引脚连接，第二N位传输门Q2的OUT引脚与第一N位缓冲器BUF1的输入端连接，第三N位传输门Q3的OUT引脚与第二N位缓冲器BUF2的输入端连接，第一N位缓冲器BUF1的输出端及第二N位缓冲器BUF2的输出端连接并作为数据选择器3的数据输出端。
具体原理如下：
串行输入模块1的功能是通过外部发送的数据采集时钟信号wrBF进行串行数据的采集，定义串行输入模块1采集的数据配合位地址信号进行采集后输出的N bit的数据为Data_A<N-1:0>，其中，N为位地址信号的预设位数，可自行选择，并行输入模块2为N bit输入，其功能是对并行数据进行采集，定义并行输入模块2采集输出的数据为Data_B<N-1:0>；将Data_A<N-1:0>和Data_B<N-1:0>分别输入数据选择器3，定义数据选择器3的使能信号为Data_input_sel，与Data_input_sel在预先设置上对应的一个数据被选中并作为数据选择器3的输出，记为Data_2_1<N-1:0>，Data_2_1<N-1:0>结合对应的行地址信号和位地址信号进入存储模块6，然后配合电荷泵产生的高压进行对应地址数据的擦写，完成数据往存储模块6的写入过程；其中，Data_input_sel为电压信号，当Data_input_sel为高平信号，则选中Data_A<N-1:0>，即输入模式为串行输入模式，Data_input_sel为低平信号，则选中Data_B<N-1:0>，即输入模式为并行输入模式；
其中，使用的数据采集时钟wrBF信号，在选择为串行输入的时候作用明显，串行数据随着wrBF的变化进行逐位输入，但是在并行输入时，由于都是N bit的数据输入，此时的wrBF信号主要用于与字节地址信号的逻辑关系，该逻辑关系之后得到的信号可以对并行数据进行时序控制，即一个字节地址对应一个字节数据的输入，综上，EEPROM的输入形式虽然具备了两种输入模式，但是两种输入模式的输入时间是一致的，这也使得EEPROM不需要修改时序，从而保持了并行数据的高速输入；
行地址位宽主要由EEPROM需要的存储模块6的存储容量大小决定，假设存储模块6为X*Y bit容量，共X行，每行容量为Y bit，此时对应的行地址为S，若S结果处于两个相邻的整数之间，取较大整数为行地址位宽，即假设X=16，Y=33，N=8，代入计算得行地址位宽为5位，即S=5。
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