具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

场效应晶体管(FET)是一些集成电路的组件。FET包含沟道区域并且还有由沟道区域分隔的源极区域和漏极区域(统称为源极/漏极区域)。栅电极位于沟道区域的上方。通过向栅电极施加电压，沟道区域的电导率增加，以允许电流从源极区域流向漏极区域。FET利用电连接至栅电极的导电的栅极接触件以向FET施加栅极电压，并且利用电连接至源极/漏极区域的源极/漏极接触件以向FET传导电流和从FET传导电流。

图1A、1B和1C示出了根据本发明的一些实施例的集成电路100A，其中，图1A是集成电路100A的俯视图，并且图1B是沿图1A的线B-B的截面图。图1C示出了如图1A和1B所示的集成电路100B的等效电路。

集成电路100A包含第一晶体管T1和第二晶体管T2。第一晶体管T1包含有源区域112，并且第二晶体管T2包含有源区域114。有源区域112和114沿X方向延伸。此处，X方向是有源区域112和114的纵向方向，并且Y方向是栅极结构122和124的纵向方向，其中，X方向垂直于Y方向。在一些实施例中，有源区域112和114沿X方向布置，而本发明的实施例并不限于此。在一些实施例中，有源区域112和114可以从衬底凸出并且可以由多个由氧化物制成的隔离结构分隔，所述隔离结构在不同的有源区之间提供电气隔离。因此，在一些实施例中，有源区域112和114也可以被称为氧化物定义(OD)区域。例如，在图1B中，有源区域112和114至少被隔离结构105分隔。在一些实施例中，隔离结构105是通过例如以下形成的浅沟槽隔离(STI)结构：在衬底中蚀刻一个或多个沟槽，将一种或多种介电材料(例如，氧化硅)沉积至一个或多个沟槽中，随后进行化学机械抛光(CMP)工艺以使沉积的一种或多种介电材料与衬底水平。

第一晶体管T1的有源区域112包含源极区域和漏极区域，其中，源极区域和漏极区域统称为源极/漏极区域132。类似地，第二晶体管T2的有源区域114包含源极区域和漏极区域，其中，源极区域和漏极区域统称为源极/漏极区域134。

第一晶体管T1包含位于有源区域112的上方并且跨有源区域的栅极结构122。类似地，第二晶体管T2包含位于有源区域114的上方并且跨有源区域的栅极结构124。在图1B中，多个栅极间隔件106分别安置在栅极结构122和124的相对侧壁上。

第一晶体管T1的栅极结构122具有栅极长度LG1，并且第二晶体管T2的栅极结构124具有栅极长度LG2。此处，“栅极长度”表示栅极结构122和/或124的在X方向上测量的长度(或宽度，取决于视角)。栅极长度LG1和LG2彼此不同。栅极长度LG2大于栅极长度LG1。沟道区域被定义为栅极结构与有源区域之间的重叠区域。由于第一晶体管T1的栅极长度LG1小于第二晶体管T2的栅极长度LG2，因此第一晶体管T1的沟道长度小于第二晶体管T2的沟道长度。因此，第一晶体管T1可以被称为短沟道器件，并且第二晶体管T2可以被称为长沟道器件。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。

在一些实施例中，栅极长度LG1是集成电路100A中最小栅极长度。在一些实施例中，栅极结构122的栅极长度LG1是技术节点(例如，10nm节点、7nm节点、5nm节点、3nm节点或更大)中的临界尺寸(CD)。此处，术语“临界尺寸”是如栅极长度LG1和LG2等图案部件的最小(smallest)(或最小(minimum))尺寸。临界尺寸有助于整体图案布局大小和图案布局密度。在所描绘的实施例中，图案的每个部件(如栅极结构122和/或124)具有尺寸或大小，如沿X方向的长度。每个部件的尺寸可以大于或等于图案的临界尺寸。如上所述，栅极长度LG1是临界尺寸。也就是说，第一晶体管T1的栅极结构122的栅极长度LG1是对应技术节点中的栅极结构的最小(或最小)栅极长度。因为栅极长度LG2大于栅极长度LG1，所以栅极长度LG2大于临界尺寸。

在一些实施例中，长沟道器件，如第二晶体管T2可以用作头部电路中的晶体管，因为长沟道器件可以节省头部电路中的泄漏。在一些其他实施例中，长沟道器件，如第二晶体管T2可以用作偏斜反相器中的n沟道金属氧化物半导体(NMOS)器件。在偏斜反相器中，如果偏斜反相器中的p沟道金属氧化物半导体(PMOS)器件被设计成强度高于偏斜反相器中的NMOS器件的强度，则NMOS器件可以是长沟道器件，而PMOS器件可以是短沟道器件。例如，偏斜反相器的NMOS器件可以是本文所描述的第二晶体管T2，并且偏斜反相器的PMOS器件可以是本文所描述的第一晶体管T1。在又一些其他实施例中，长沟道器件，如第二晶体管T2可以用作变化容限电路中的晶体管，因为长沟道可以提供较小的变化。此处，变化容限电路可以包含存储器件中的读出放大器、模数转换器(ADC)中的比较器等。

有源区域112和114可以在衬底上形成，所述衬底包含但不限于体硅衬底、绝缘体上硅(SOI)衬底或硅锗衬底。包含第III族元素、第IV族元素和第V族元素的其他半导体材料在各个实施例的范围内。例如，有源区域112和114可以通过例如使用光刻技术和蚀刻技术图案化衬底来形成。在一些实施例中，有源区域112和114通过隔离结构(未示出)彼此电气隔离。在一些实施例中，隔离结构是浅沟槽隔离(STI)结构，包含填充有一种或多种介电材料的沟槽。在一些实施例中，STI结构包含二氧化硅、氮化硅、氮氧化硅或任何其他合适的绝缘材料。

源极/漏极区域132和134是定位于对应栅极结构122和124相对侧上的掺杂半导体区域。在一些实施例中，源极/漏极区域132和134包含用于形成p型FET的p型掺杂剂，如硼。在其他实施例中，源极/漏极区域132和134包含用于形成n型FET的n型掺杂剂，如磷。

在一些实施例中，源极/漏极区域132和134可以是外延生长区域。例如，栅极间隔件106可以通过使间隔材料沉积并且各向异性蚀刻间隔材料来在伪栅极结构(其将被最终的栅极结构122和124代替)旁边形成，并且随后，源极/漏极区域132和132通过首先使有源区域112和114蚀刻以形成凹槽，并且然后通过选择性外延生长(SEG)工艺使结晶性半导体材料在凹槽中沉积来形成为与栅极间隔件106自对准，在一些实施例中，所述SEG工艺可以填充有源区域112和114中的凹槽并且可以还延伸超过有源区域112和114的原始表面，以形成凸起的源极/漏极外延附生结构。结晶性半导体材料可以是元素的(例如，Si或Ge等)或合金(例如，Si_1-xC_x或Si_1-xGe_x等)。SEG工艺可以使用任何合适的外延生长方法，例如气相/固相/液相外延附生(VPE、SPE、LPE)、金属有机CVD(MOCVD)或分子束外延附生(MBE)等。

栅极结构122和124沿Y方向分别延伸跨过有源区域112和114。在一些实施例中，栅极结构122和124是可以使用后栅极工艺流程(可互换地称为栅极替换流程)形成的高k金属栅极(HKMG)栅极结构。在后栅极工艺流程中，牺牲伪栅极结构(例如，多晶硅栅极，未示出)分别在有源区域112和114上方形成。伪栅极结构的每一个可以包含伪栅极电介质、伪栅电极(例如，多晶硅栅极)和硬掩模。首先，可以使伪栅极介电材料(例如，氧化硅、氮化硅等)沉积。接下来，伪极材料(例如，多晶硅)可以在伪栅极电介质上方沉积并且然后进行平坦化(例如，通过CMP)。可以在伪栅极材料上方形成硬掩模层(例如，氮化硅、碳化硅等)。然后，通过图案化硬掩模层并且使用合适的光刻和蚀刻技术将该图案转移至伪栅极电介质和伪栅极材料来形成伪栅极结构。在形成源极/漏极区域132和134之后，如本文所示，伪栅极结构被HKMG栅极结构122和124代替。用于形成伪栅极结构和硬掩模的材料可以使用如CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)等任何合适的方法或者通过半导体表面的热氧化或其组合进行沉积。

在一些实施例中，HKMG栅极结构122和124的每一个包含高k栅极介电材料、功函数金属层和填充金属。示例性高k栅极介电材料包含但不限于氮化硅、氮氧化硅、氧化铪(HfO₂)、LaHfO_x、ZrO₂、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料和/或其组合。在一些实施例中，HKMG栅极结构122和124还可以分别包含高k栅极介电材料与有源区域112和114之间的界面层。界面层可以包含SiO₂、SiON等。

示例性功函数金属层包括TiN(用于PMOS)、TiAl(用于NMOS)等。在一些实施例中，功函数金属层可以包含Rb、Eu、Sr、Ba、Sm、Tb、Y、Nd、La、Sc、Lu、Mg、Tl、Hf、Al、Mn、Zr、Bi、Pb、Ta、Ag、V、Zn、Ti、Nb、Sn、W、Cr、Fe、Mo、Cu、Ru、Sb、Os、TaN、TiN/TaN、Ta/Si/N、Te、Re、Rh、Be、Co、Au、Pd、Ni、Ir、Pt、Se。

示例性的填充金属包含例如铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)或氮化钼(MoN)。

在一些实施例中，栅极间隔件106可以由SiO₂、Si₃N₄、SiO_xN_y、SiC、SiCN膜、SiOC、碳氮氧化硅膜和/或其组合制成或可以包含SiO₂、Si₃N₄、SiO_xN_y、SiC、SiCN膜、SiOC、碳氮氧化硅膜和/或其组合。栅极间隔件106可以通过例如在伪栅极结构上方使介电层沉积(如上文所讨论)并且随后进行蚀刻工艺以去除介电材料的水平部分来形成。在一些实施例中，HKMG栅极结构122和124还可以包含位于功函数金属层与填充金属之间的阻挡层。阻挡层可以包括TiN、TaN、Ti、Co等。

图2A、2B和2C示出了根据本发明的一些实施例的集成电路100B，其中，图2A是集成电路100B的俯视图，并且图2B是沿图2A的线B-B的截面图。图2C示出了如图2A和2B所示的集成电路100A的等效电路。图2A、2B和2C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100B包含第一晶体管T1和第二晶体管T3。图2A、2B和2C中描述的第一晶体管T1与图1A、1B和1C中描述的第一晶体管T1相同。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

第二晶体管T3具有有源区域214。有源区域214沿X方向延伸。第二晶体管T3包含安置在有源区域214上的多个栅极结构224。在一些实施例中，栅极结构224的每一个具有栅极长度LG1。也就是说，第二晶体管T3的栅极结构224的每一个的栅极长度与第一晶体管T1的栅极结构122的栅极长度相同，其中，栅极长度LG1是对应技术节点中的临界尺寸。在一些实施例中，栅极间隔件106安置在栅极结构224的每一个的相对侧壁上。

在一些实施例中，栅极结构224(例如，通过后端线(BEOL)互连结构中的一条或多条金属线和一个或多个通孔，未示出)电连接，并且因此可以统称为栅极220，其中，栅极220充当晶体管T3的栅极。在一些实施例中，栅极结构224电连接至同一电压节点。换句话说，晶体管T3的栅极220可以被视为具有沿X方向布置的若干个部(例如，栅极结构224)，其中，每个部具有安置在其相对侧壁上的间隔件106。如上所提及，栅极结构224的每一个具有栅极长度LG1。因此，如果栅极结构224的数量为n，则晶体管T3的栅极220的有效栅极长度为n*LG1，其中，n为大于1的正整数。因此，第一晶体管T1可以被称为短沟道器件，并且第二晶体管T3可以被称为长沟道器件。

晶体管T3具有安置在有源区域214中的多个源极/漏极区域234。更详细地，源极/漏极区域234安置在晶体管T3的栅极220的相对侧上。也就是说，源极/漏极区域234邻近最外面的栅极结构224安置。作为图2A和2B中的实例，一个源极/漏极区域234邻近最右边的栅极结构224安置，而另一个源极/漏极区域234邻近最左边的栅极结构224安置。应当注意，在一些实施例中，在晶体管T3的任何两个相邻栅极结构224之间没有源极/漏极区域。换句话说，有源区域214的位于任何两个相邻栅极结构224之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域234的掺杂剂浓度。实际上，可以将第一电压和第二电压分别施加至源极/漏极区域234，并且可以将第三电压施加至栅极220以操作晶体管T3。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构224。

图3A、3B和3C示出了根据本发明的一些实施例的集成电路100C，其中，图3A是集成电路100C的俯视图，并且图3B是沿图3A的线B-B的截面图。图3C示出了如图3A和3B所示的集成电路的等效电路。图3A、3B和3C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100C包含晶体管T4。尽管在图3A至3C中未示出，但是集成电路100C可以包含如图1A至1C中所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

晶体管T4具有有源区域314。有源区域314沿X方向延伸。晶体管T4包含安置在有源区域314上的多个栅极结构324、多个栅极结构326和多个栅极结构328。在一些实施例中，栅极结构324的数量可以是x，栅极结构326的数量可以是y，并且栅极结构328的数量可以是z，其中，x、y、z为正整数。在一些实施例中，栅极结构324的每一个具有栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。栅极结构326的每一个的栅极长度LG2大于栅极结构324的栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。另一方面，栅极结构328的每一个的栅极长度LG3大于栅极结构324的栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的m倍，其中，m为正整数。也就是说，LG3＝m*LG1，其中，m为正整数。在一些实施例中，m为正整数并且大于1(例如，m＝2、3、4……)。在图3A至3C的实施例中，n大于m。例如，n可以为3，并且m可以为2，而本发明并不限于此。

栅极结构324形成第一组GR1，栅极结构326形成第二组GR2，并且栅极结构328形成第三组GR3。在一些实施例中，组GR1、GR2和GR3的每一个包含至少一个具有基本上相同栅极长度的栅极结构，而一组的栅极长度不同于其他组的栅极长度。在一些实施例中，组Gr1、GR2和GR3沿X方向按顺序布置。在一些实施例中，栅极结构324、326和328(例如，通过BEOL互连结构中的一条或多条金属线和一个或多个通孔，未示出)电连接，并且因此可以统称为栅极320，其中，栅极320充当晶体管T4的栅极。在一些实施例中，栅极结构324、326和328电连接至同一电压节点。从另一个角度来看，晶体管T4的栅极320可以被视为具有沿X方向布置的若干个部(例如，栅极结构324、326和328)，其中，每个部具有安置在其相对侧壁上的间隔件106。并且，部可以被分成若干个组(例如，组GR1、GR2和GR3)，其中，每组中的部具有基本上相同的栅极长度。

如上所提及，栅极结构324、326和328的数量分别是x、y和z，其中，x、y和z为正整数。因此，晶体管T4的栅极320的有效栅极长度为x*LG1+y*LG2+z*LG3。从另一个角度来看，因为栅极结构326的栅极长度LG2可以表示为n*LG1，并且栅极结构328的栅极长度LG3可以表示为m*LG1。因此，晶体管T4的栅极320的有效栅极长度还可以表示为x*LG1+y*n*LG1+z*m*Lg1，即(x+y*n+z*m)*LG1。因为x、y、z、n、m都是正整数，所以项x+y*n+z*m也是正整数。也就是说，晶体管T4的栅极320的有效栅极长度是具有临界尺寸的栅极长度LG1的数倍(例如，x+y*n+z*m倍)。因此，晶体管T4可以被称为长沟道器件。应当注意，图3A至3C的集成电路100C还可以包含短沟道器件，如图1A至1C中所描述的晶体管T1。

晶体管T4具有安置在有源区域314中的多个源极/漏极区域334。更详细地，源极/漏极区域334安置在晶体管T4的栅极320的相对侧上。也就是说，源极/漏极区域334邻近最外面的栅极结构安置。作为图3A和3B中的实例，一个源极/漏极区域334邻近最左边的栅极结构324安置，而另一个源极/漏极区域334邻近最右边的栅极结构328安置。应当注意，在一些实施例中，在晶体管T4的任何两个相邻栅极结构324、326和328之间没有源极/漏极区域。换句话说，有源区域314的位于任何两个相邻栅极结构324、326和328之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域334的掺杂剂浓度。实际上，可以将第一电压和第二电压分别施加至源极/漏极区域334，并且可以将第三电压施加至栅极320以操作晶体管T4。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构324、326和328。

图4A、4B和4C示出了根据本发明的一些实施例的集成电路100D，其中，图4A是集成电路100D的俯视图，并且图4B是沿图4A的线B-B的截面图。图4C示出了如图4A和4B所示的集成电路100D的等效电路。图4A、4B和4C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

如图4A、4B和4C中所示。集成电路100D包含晶体管T5。尽管图4A至4C中未示出，但是集成电路100D可以包含如图1A至1C所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

晶体管T5具有沿X方向延伸的有源区域414。晶体管T5包含具有栅极长度LG1的栅极结构424、具有栅极长度LG2的栅极结构426和具有栅极长度LG3的栅极结构428，其中，栅极长度LG1是对应技术节点中的临界尺寸。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。另一方面，栅极结构328的每一个的栅极长度LG3大于栅极结构324的栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的m倍，其中，m为正整数。也就是说，LG3＝m*LG1，其中，m为正整数。在一些实施例中，m为正整数并且大于1(例如，m＝2、3、4……)。例如，n可以为2，并且m可以为3，而本发明并不限于此。

栅极结构424形成第一组GR1，栅极结构426形成第二组GR2，并且栅极结构428形成第三组GR3。在一些实施例中，组GR1、GR2和GR3的每一个包含至少一个具有基本上相同栅极长度的栅极结构，而一组的栅极长度不同于其他组的栅极长度。在一些实施例中，组Gr1、GR2和GR3沿X方向按顺序布置。也就是说，栅极结构426和/或栅极结构428可以不存在于两个栅极结构424之间，并且反之亦然。在一些实施例中，栅极结构424、426和428电连接并且可以统称为栅极420，其中，栅极420充当晶体管T5的栅极。在一些实施例中，栅极结构424、426和428电连接至同一电压节点。从另一个角度来看，晶体管T5的栅极420可以被视为具有沿X方向布置的若干个部(例如，栅极结构424、426和428)，其中，每个部具有安置在其相对侧壁上的间隔件106。并且，部可以被分成若干个组(例如，组GR1、GR2和GR3)，其中，每组中的部具有基本上相同的栅极长度。

晶体管T5的栅极420的有效栅极长度为3*LG1+2*LG2+1*LG3。从另一个角度来看，因为栅极结构426的栅极长度LG2可以表示为n*LG1，并且栅极结构428的栅极长度LG3可以表示为m*LG1。因此，晶体管T5的栅极420的有效栅极长度还可以表示为3*LG1+2*n*LG1+1*m*LG1，即(3+2*n+1*m)*LG1。在一些实施例中，其中，n＝2并且m＝4，晶体管T5的栅极420的有效栅极长度是具有临界尺寸的栅极长度LG1的11倍(例如，3+2*2+1*4倍)。因此，晶体管T5可以被称为长沟道器件。应当注意，图4A至4C的集成电路100D还可以包含短沟道器件，如图1A至1C所描述的晶体管T1。

晶体管T5具有安置在有源区域414中的多个源极/漏极区域434。更详细地，源极/漏极区域434安置在晶体管T5的栅极420的相对侧上。也就是说，源极/漏极区域434邻近最外面的栅极结构安置。作为图4A和4B中的实例，一个源极/漏极区域434邻近最左边的栅极结构424安置，而另一个源极/漏极区域434邻近最右边的栅极结构428安置。应当注意，在一些实施例中，在晶体管T5的任何两个相邻栅极结构424、426和428之间没有源极/漏极区域。换句话说，有源区域414的位于任何两个相邻栅极结构424、426和428之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域434的掺杂剂浓度。实际上，可以将第一电压和第二电压分别施加至源极/漏极区域434，并且可以将第三电压施加至栅极420以操作晶体管T5。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构424、426和428。

图5A、5B和5C示出了根据本发明的一些实施例的集成电路100E，其中，图5A是集成电路100E的俯视图，并且图5B是沿图5A的线B-B的截面图。图5C示出了如图5A和5B所示的集成电路100E的等效电路。图5A、5B和5C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

如图5A、5B和5C所示。集成电路100D包含晶体管T6。尽管图5A至5C中未示出，但是集成电路100E可以包含如图1A至1C所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

晶体管T6包含有源区域514和安置在有源区域514上的多个栅极结构524、526和528。具有栅极长度LG1的栅极结构524类似于图4A至4C的栅极结构424，具有栅极长度LG2的栅极结构526类似于图4A至4C的栅极结构426，并且具有栅极长度LG3的栅极结构528类似于图4A至4C的栅极结构428，并且因此为简洁起见，不重复相关细节。栅极结构526、526和528电连接并且可以统称为栅极520，其中，栅极520充当晶体管T6的栅极。在一些实施例中，栅极结构524、526和528电连接至同一电压节点。

图5A至5C的晶体管T6至少在栅极结构524、526和528沿X方向随机布置的方面不同于图4A至4C的晶体管T5。也就是说，例如，栅极结构524和/或栅极结构528可以存在于具有相同的栅极长度LG1的两个栅极结构524之间，并且反之亦然。

晶体管T6具有安置在有源区域514中的多个源极/漏极区域534。更详细地，源极/漏极区域534安置在晶体管T5的栅极520的相对侧上。也就是说，源极/漏极区域534邻近最外面的栅极结构安置。作为图5A和5B中的实例，一个源极/漏极区域534邻近最左边的栅极结构524安置，而另一个源极/漏极区域534邻近最右边的栅极结构524安置。应当注意，在一些实施例中，在晶体管T5的任何两个相邻栅极结构524、526和528之间没有源极/漏极区域。换句话说，有源区域514的位于任何两个相邻栅极结构524、526和528之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域534的掺杂剂浓度。实际上，可以将第一电压和第二电压分别施加至源极/漏极区域534，并且可以将第三电压施加至栅极520以操作晶体管T6。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构524、526和528。

图6A、6B和6C示出了根据本发明的一些实施例的集成电路100F，其中，图6A是集成电路100F的俯视图，并且图6B是沿图6A的线B-B的截面图。图6C示出了如图6A和6B所示的集成电路的等效电路。图6A、6B和6C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100F包含晶体管T7。尽管图6A至6C中未示出，但是集成电路100F可以包含如图1A至1C所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

晶体管T7具有沿X方向延伸的有源区域614和616，其中，有源区域614和616沿Y方向布置。晶体管T7具有分别安置在有源区域614和616上的接触件640，和在接触件上方并且电连接接触件640的金属线650。因此，有源区域614通过接触件640和金属线650电连接至有源区域616。在一些实施例中，接触件640和金属线650由合适的金属形成，所述合适的金属如铜、铝、钨等或其组合。

第二晶体管T7包含安置在有源区域614和616上的多个栅极结构624。在一些实施例中，栅极结构624的每一个具有栅极长度LG1。也就是说，第二晶体管T7的栅极结构224的每一个具有基本上相同的栅极长度，其中，栅极长度LG1是对应技术节点中的临界尺寸。在一些实施例中，栅极间隔件106安置在栅极结构624的每一个的相对侧壁上。

在一些实施例中，栅极结构624电连接并且因此可以在图6C的等效电路中统称为栅极620，其中，栅极620充当晶体管T7的栅极。在一些实施例中，栅极结构624电连接至同一电压节点。换句话说，晶体管T7的栅极620可以被视为具有沿X方向布置的若干个部(例如，栅极结构624)，其中，每个部具有安置在其相对侧壁上的间隔件106。如上所提及，栅极结构624的每一个具有栅极长度LG1。因此，如果栅极结构624的数量为n，则晶体管T7的栅极620的有效栅极长度为n*LG1，其中，n为大于1的正整数。因此，晶体管T7可以被称为长沟道器件。应当注意，图6A至6C的集成电路100F还可以包含短沟道器件，如图1A至1C所描述的晶体管T1。

晶体管T7具有分别安置在有源区域614和616中的多个源极/漏极区域634。更详细地，一个源极/漏极区域634安置在有源区域614的第一侧，其中，接触件640安置在有源区域614的与有源区域614的第一侧相对的第二侧。另一方面，另一个源极/漏极区域634安置在有源区域616的第一侧，其中，接触件640安置在有源区域616的与有源区域616的第一侧相对的第二侧。也就是说，源极/漏极区域634安置在两个分离的有源区域614和614上。应当注意，在一些实施例中，在晶体管T7的任何两个相邻栅极结构624之间没有源极/漏极区域。换句话说，有源区域614和616的位于任何两个相邻栅极结构624之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域634的掺杂剂浓度。在晶体管T7的操作中，可以将第一电压和第二电压分别施加至源极/漏极区域634，并且可以将第三电压施加至栅极620以操作晶体管T7。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构624。例如，电流可以通过接触件640和金属线650从有源区域614上的源极/漏极区域634流向有源区域616上的源极/漏极区域634。

图7A、7B和7C示出了根据本发明的一些实施例的集成电路100G，其中，图7A是集成电路100G的俯视图，并且图7B是沿图7A的线B-B的截面图。图7C示出了如图7A和7B所示的集成电路100G的等效电路。图7A、7B和7C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100G包含晶体管T8。尽管图7A至7C中未示出，但是集成电路100G可以包含如图1A至1C所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

类似于图6A至6C的晶体管T7，晶体管T8具有分离的有源区域714和716。晶体管T8具有分别安置在有源区域714和716上的接触件740，和在接触件740上方并且电连接接触件740的金属线750。

晶体管T8包含分别安置在有源区域714和716上的多个栅极结构724、多个栅极结构726和多个栅极结构728。栅极结构724、726和726电连接。在一些实施例中，栅极结构724、726和728电连接至同一电压节点。在一些实施例中，栅极结构724的数量可以是x，栅极结构726的数量可以是y，并且栅极结构728的数量可以是z，其中，x、y、z为正整数。在一些实施例中，栅极结构724的每一个具有栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。栅极结构726的每一个的栅极长度LG2大于栅极结构724的栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。另一方面，栅极结构728的每一个的栅极长度LG3大于栅极结构724的栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的m倍，其中，m为正整数。也就是说，LG3＝m*LG1，其中，m为正整数。在一些实施例中，m为正整数并且大于1(例如，m＝2、3、4……)。在图7A至7C的实施例中，n大于m。例如，n可以为3，并且m可以为2，而本发明并不限于此。

栅极结构724形成第一组GR1，栅极结构726形成第二组GR2，并且栅极结构728形成第三组GR3。在一些实施例中，组GR1、GR2和GR3的每一个包含至少一个具有基本上相同栅极长度的栅极结构，而一组的栅极长度不同于其他组的栅极长度。在一些实施例中，组GR1、GR2和GR3沿X方向按顺序布置。在一些实施例中，栅极结构724、726和726电连接并且可以统称为栅极720，其中，栅极720充当晶体管T8的栅极。在一些实施例中，栅极结构724、726和728电连接至同一电压节点。从另一个角度来看，晶体管T8的栅极720可以被视为具有沿X方向布置的若干个部(例如，栅极结构724、726和728)，其中，每个部具有安置在其相对侧壁上的间隔件106。并且，部可以被分成若干个组(例如，组GR1、GR2和GR3)，其中，每组中的部具有基本上相同的栅极长度。

如上所提及，栅极结构724、726和728的数量分别是x、y和z，其中，x、y和z为正整数。因此，晶体管T8的栅极720的有效栅极长度为x*LG1+y*LG2+z*LG3。从另一个角度来看，因为栅极结构726的栅极长度LG2可以表示为n*LG1，并且栅极结构728的栅极长度LG3可以表示为m*LG1。因此，晶体管T8的栅极720的有效栅极长度还可以表示为x*LG1+y*n*LG1+z*m*Lg1，即(x+y*n+z*m)*LG1。因为x、y、z、n、m都是正整数，所以项x+y*n+z*m也是正整数。也就是说，晶体管T8的栅极720的有效栅极长度是具有临界尺寸的栅极长度LG1的数倍(例如，x+y*n+z*m倍)。因此，晶体管T8可以被称为长沟道器件。应当注意，图7A至7C的集成电路100G还可以包含短沟道器件，如图1A至1C所描述的晶体管T1。

在一些实施例中，栅极结构724、726和728沿X方向随机布置。也就是说，例如，栅极结构724和/或栅极结构728可以存在于具有相同的栅极长度LG1的两个栅极结构724之间，并且反之亦然。在一些其他实施例中，栅极结构726和/或栅极结构728可以不存在于两个栅极结构724之间，并且反之亦然。

晶体管T8具有分别安置在有源区域714和716中的多个源极/漏极区域734。更详细地，一个源极/漏极区域734安置在有源区域714的第一侧，其中，接触件740安置在有源区域714的与有源区域714的第一侧相对的第二侧。另一方面，另一个源极/漏极区域734安置在有源区域716的第一侧，其中，接触件740安置在有源区域716的与有源区域716的第一侧相对的第二侧。也就是说，源极/漏极区域734安置在两个分离的有源区域714和716上。应当注意，在一些实施例中，在晶体管T8的任何两个相邻栅极结构724、726和728之间没有源极/漏极区域。换句话说，有源区域714和716的位于任何两个相邻栅极结构724、726和728之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域734的掺杂剂浓度。在晶体管T7的操作中，可以将第一电压和第二电压分别施加至源极/漏极区域734，并且可以将第三电压施加至栅极720以操作晶体管T8。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构724、726和728。例如，电流可以通过接触件740和金属线750从有源区域714上的源极/漏极区域734流向有源区域716上的源极/漏极区域734。

图8A、8B和8C示出了根据本发明的一些实施例的集成电路100H，其中，图8A是集成电路100H的俯视图，并且图8B是沿图8A的线B-B的截面图。图8C示出了如图8A和8B所示的集成电路100H的等效电路。图8A、8B和8C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100H包含晶体管T9。尽管图8A至8C中未示出，但是集成电路100H可以包含如图1A至1C所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

晶体管T9具有沿X方向延伸的有源区域814、816和818，其中，有源区域814、816和818沿Y方向布置。晶体管T9具有分别安置在有源区域814和816上的接触件842，和在接触件842上方并且电连接接触件842的金属线852。因此，有源区域814通过接触件842和金属线852电连接至有源区域816。另一方面，晶体管T9还具有分别安置在有源区域816和818上的接触件844，和在接触件844上方并且电连接接触件的金属线854。因此，有源区域816通过接触件844和金属线854电连接至有源区域818。

晶体管T9包含通过使用例如BEOL互连结构中的一个或多个金属线和通孔电连接的栅极结构821、822、823、824、825、826、827、828和829。在一些实施例中，栅极结构821-829电连接至同一电压节点。栅极结构821、822和823安置在有源区域814上，栅极结构824、825和826安置在有源区域816上，并且栅极结构827、828和829安置在有源区域818上。

在一些实施例中，栅极结构821至829的每一个可以包含短栅极长度或长栅极长度。作为图8A和8B的实例，栅极结构821、824、825和828具有长栅极长度，而栅极结构822、823、826、827和829具有短栅极长度。在一些实施例中，栅极结构822、823、826、827和829具有基本上相同的栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。另一方面，栅极结构821、824、825和828具有基本上相同的栅极长度LG2。栅极长度LG2大于栅极长度LG1。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。

在一些实施例中，栅极结构821至829电连接并且可以统称为栅极820，其中，栅极820充当晶体管T9的栅极。在一些实施例中，栅极结构821-829电连接至同一电压节点。换句话说，晶体管T9的栅极820可以被视为具有沿X方向布置的若干个部(例如，栅极结构821至829)，其中，每个部具有安置在其相对侧壁上的间隔件106。

在一些实施例中，晶体管T9可以包含具有短栅极长度LG1的x栅极结构和具有长栅极长度LG2的y栅极结构(例如，在这种情况下，x＝5和y＝4)。因此，晶体管T9的栅极820的有效栅极长度为x*LG1+y*LG2。从另一个角度来看，因为栅极长度LG2可以表示为n*LG1，所以晶体管T9的栅极820的有效栅极长度还可以表示为x*LG1+y*n*LG1，即，(x+y*n)*LG1。因为x、y、n都是正整数，所以项x+y*n+z*m也是正整数。也就是说，晶体管T9的栅极820的有效栅极长度是具有临界尺寸的栅极长度LG1的数倍(例如，x+y*n倍)。因此，晶体管T9可以被称为长沟道器件。应当注意，图8A至8C的集成电路100H还可以包含短沟道器件，如图1A至1C中所描述的晶体管T1。

晶体管T9具有分别安置在有源区域814和818中的多个源极/漏极区域834。更详细地，一个源极/漏极区域734安置在有源区域814的第一侧，其中，接触件842安置在有源区域814的与有源区域814的第一侧相对的第二侧。另一方面，另一个源极/漏极区域734安置在有源区域818的第一侧，其中，接触件844安置在有源区域818的与有源区域818的第一侧相对的第二侧。也就是说，源极/漏极区域834安置在两个分离的有源区域814和818上。此外，有源区域814与有源区域818之间的有源区域816不包含源极/漏极区域834。换句话说，整个有源区域816的掺杂剂浓度低于源极/漏极区域834的掺杂剂浓度。应当注意，在一些实施例中，在晶体管T9的任何两个相邻栅极结构821至829之间没有源极/漏极区域。换句话说，有源区域814、816和818的位于任何两个相邻栅极结构821至829之间的部分是未掺杂的或较少掺杂的，其中，这些部分的掺杂剂浓度小于源极/漏极区域834的掺杂剂浓度。在晶体管T8的操作中，可以将第一电压和第二电压分别施加至源极/漏极区域834，并且可以将第三电压施加至栅极820以操作晶体管T9。也就是说，将单个电压(例如，本文所描述的第三电压)施加至栅极结构821至829。例如，电流可以通过有源区域816从有源区域814上的源极/漏极区域834流向有源区域818上的源极/漏极区域834。此外，有源区域814通过接触件842和金属线852电连接至有源区域816，并且有源区域816通过接触件844和金属线854电连接至有源区域818。

图8D是图8A和8D的集成电路100H的框图。如图8D所示，示出了框821A、822A、823A、824A、825A、826A、827A、828A和829A，其中，框821A至829A的每一个对应于栅极结构。例如，框821A至829A可以分别对应于图8A的栅极结构821至829。在一些实施例中，框821A至829A的每一个可以包含短栅极长度或长栅极长度。例如，短栅极长度可以是图8A和8B中描述的栅极长度LG1，并且长栅极长度可以是图8A和8B中描述的栅极长度LG2。因此，框821A至829A的每一个可以包含栅极长度的两种可能性(例如，短栅极长度或长栅极长度)。在这方面，集成电路100H的框821A至829A的组合可以包含29种变体。

图9A、9B和9C示出了根据本发明的一些实施例的集成电路100I，其中，图9A是集成电路100I的俯视图，并且图9B是沿图9A的线B-B的截面图。图9C示出了图9A和9B的集成电路100I的等效电路。图9A、9B和9C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100I包含晶体管T10。尽管在图9A至9C中未示出，但是集成电路100I可以包含如图1A至1C中所描述的晶体管T1。值得注意的是，第一晶体管T1的栅极长度LG1是在对应技术节点中的临界尺寸。

类似于图8A至8C的晶体管T9，晶体管T10具有单独的有源区域914、916和918。有源区域914通过接触件942和金属线952电连接至有源区域916。另一方面，有源区域916通过接触件944和金属线954电连接至有源区域918。

晶体管T10包含栅极结构921、922、923、924、925、926、927、928和929。分别地，栅极结构921、922和923安置在有源区域914上，栅极结构924、925和926安置在有源区域916上，并且栅极结构927、928和929安置在有源区域918上。

在一些实施例中，栅极结构921至929具有基本上相同的栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。

在一些实施例中，栅极结构921至929电连接并且可以统称为栅极920，其中，栅极920充当晶体管T10的栅极。在一些实施例中，栅极结构921-929电连接至同一电压节点。换句话说，晶体管T10的栅极920可以被视为具有沿X方向布置的若干个部(例如，栅极结构921至929)，其中，每个部具有安置在其相对侧壁上的间隔件106。

在一些实施例中，晶体管T10可以包含x个具有栅极长度LG1的栅极结构(例如，在这种情况下，x＝9)。因此，晶体管T10的栅极920的有效栅极长度为x*LG1。因此，晶体管T10可以被称为长沟道器件。应当注意，图9A至9C的集成电路100I还可以包含短沟道器件，如图1A至1C中所描述的晶体管T1。

在一些实施例中，栅极结构921至929可以包含不同的阈值电压。每个栅极结构921至929的阈值电压可以取决于栅极电介质和其中的一个或多个功函数金属层的材料组分和/或厚度。因此，栅极920的等效阈值电压取决于栅极结构921至929的阈值电压。

晶体管T9具有分别安置在有源区域914和918中的多个源极/漏极区域934。源极/漏极区域934、有源区域914、916、918、栅极结构921至929、接触件942、944与元线952、954之间的关系类似于源极/漏极区域834、有源区域814、816、818、栅极结构821至829、接触件842、844与金属线852、854之间的关系，并且因此为简洁起见，相关的结构细节不再重复。

图9D是图9A和9D的集成电路100I的框图。如图9D所示，示出了框921A、922A、923A、924A、925A、926A、927A、928A和929A，其中框921A至929A的每一个对应于栅极结构。例如，框921A至929A可以分别对应于图9A的栅极结构921至929。如上所述，框921A至929A的每一个可以表示具有不同阈值电压的栅极结构。例如，对于N7技术节点，有三类阈值电压，如超低阈值电压(ULVT)、低阈值电压(LVT)和标准阈值电压(SVT)。在此方面，框921A至929A的每一个可以包含阈值电压的三种可能性。因此，集成电路100I的框921A至929A的组合可以包含39种变体。另一方面，关于N5技术节点，可能有五类阈值电压。因此，集成电路100I的框921A至929A的组合可以包含59种变体。

图10A、10B和10C示出了根据本发明的一些实施例的集成电路100J，其中，图10A是集成电路100J的俯视图，并且图10B是沿图10A的线B-B的截面图。图10C示出了图10A和10B的等效电路。图10A、10B和10C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100J包含有源区域1014和安置在有源区域1014上的栅极结构1022、1024、1026和1028。集成电路100J还包含安置在有源区域114中的源极/漏极区域1031、1032、1033、1034和1035。源极/漏极区域1031和1032处于栅极结构1022的相对侧，其中，栅极结构1022和源极/漏极区域1031和1032形成晶体管T111。源极/漏极区域1032和1033处于栅极结构1024的相对侧，其中，栅极结构1024和源极/漏极区域1032和1033形成晶体管T112。源极/漏极区域1033和1034处于栅极结构1026的相对侧，其中，栅极结构1026和源极/漏极区域1033和1034形成晶体管T113。源极/漏极区域1034和1035处于栅极结构1028的相对侧，其中，栅极结构1028和源极/漏极区域1034和1035形成晶体管T114。

在一些实施例中，栅极结构1022和1028具有基本上相同的栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。另一方面，栅极结构1024和1026具有基本上相同的栅极长度LG2。栅极长度LG2大于栅极长度LG1。因此，晶体管T111和T114可以被称为短沟道器件，并且晶体管T112和T113可以被称为长沟道器件。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。

集成电路100J还包含分别安置在源极/漏极区域1031和1035上的接触件1042，和在接触件1042上方并且电连接接触件1042的金属线1052。

图11A、11B和11C示出了根据本发明的一些实施例的集成电路100K，其中，图11A是集成电路100K的俯视图，并且图11B是沿图11A的线B-B的截面图。图11C示出了如图11A和11B所示的集成电路100K的等效电路。图11A、11B和11C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100K包含沿Y方向布置的有源区域1114和1116、安置在有源区域1114上的栅极结构1122和1124以及安置在有源区域1116上的栅极结构1126和1128。集成电路100J还包含安置在有源区域1114中的源极/漏极区域1131、1132、1133，以及安置在有源区域1116中的源极/漏极区域1134、1135和1136。源极/漏极区域1131和1132处于栅极结构1122的相对侧，其中，栅极结构1122和源极/漏极区域1131和1132形成晶体管T121。源极/漏极区域1132和1133处于栅极结构1124的相对侧，其中，栅极结构1124和源极/漏极区域1132和1133形成晶体管T122。源极/漏极区域1134和1135处于栅极结构1126的相对侧，其中，栅极结构1126和源极/漏极区域1134和1135形成晶体管T123。源极/漏极区域1135和1136处于栅极结构1128的相对侧，其中，栅极结构1128和源极/漏极区域1135和1136形成晶体管T124。

在一些实施例中，栅极结构1122和1128具有基本上相同的栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。另一方面，栅极结构1124和1126具有基本上相同的栅极长度LG2。栅极长度LG2大于栅极长度LG1。因此，晶体管T121和T124可以被称为短沟道器件，并且晶体管T122和T123可以被称为长沟道器件。在一些实施例中，栅极长度LG2是栅极长度LG1的n倍，其中，n为正整数。也就是说，LG2＝n*LG1，其中，n为正整数。在一些实施例中，n为正整数并且大于1(例如，n＝2、3、4……)。

集成电路100J还包含分别安置在源极/漏极区域1033和1034上的接触件1142，和在接触件1142上方并且电连接接触件1142的金属线1152。

图12A、12B和12C示出了根据本发明的一些实施例的集成电路100L，其中，图12A是集成电路100L的俯视图，并且图12B是沿图12A的线B-B的截面图。图12C示出了图12A和12B的等效电路。图12A、12B和12C的一些元件类似于图1A、1B和1C中描述的那些元件，并且因此为简洁起见，不重复相关细节。

集成电路100L包含沿Y方向布置的半导体鳍1211、1212、1213、1214和1215。在一些实施例中，沿X方向，半导体鳍1211、1212和1213比半导体鳍1214和1215长。集成电路100L还包含栅极结构1220、1221、1222、1223、1224、1225、1226、1227、1228和1229，其中，栅极结构1220、1221、1222、1223与半导体鳍1211、1212和1213交叉，并且栅极结构1224、1225、1226、1227、1228和1229与半导体鳍1211、1212、1213、1214和1215交叉。在一些实施例中，栅极结构1220至1229具有基本上相同的栅极长度LG1，其中，栅极长度LG1是对应技术节点中的临界尺寸。

集成电路100L还包含源极/漏极区域1231、1232和1233。在一些实施例中，源极/漏极区域1231安置在半导体鳍1211、1212和1213中并且邻近栅极结构1220。源极/漏极区域1232安置在半导体鳍1211、1212、1213、1214和1215中，并且位于栅极结构1223与1225之间。源极/漏极区域1233安置在半导体鳍1211、1212和1213中并且邻近栅极结构1229。

在一些实施例中，栅极结构1220至1223电连接并且可以统称为栅极1242，其中，栅极1242和源极/漏极区域1231和1232形成晶体管T131。在一些实施例中，栅极结构1220至1223电连接至同一电压节点另一方面，栅极结构1224至1229电连接并且可以统称为栅极1244，其中，栅极1244和源极/漏极区域1232和1233形成晶体管T132。在一些实施例中，栅极结构1224至1229电连接至同一电压节点从另一个角度来看，晶体管T131的栅极1242可以被视为具有沿X方向布置的若干个部(例如，栅极结构1220至1223)，其中，每个部具有安置在其相对侧壁上的间隔件106。如上所提及，栅极结构1220至1223的每一个具有栅极长度LG1。因此，晶体管T131的栅极1242的有效栅极长度为4*LG1。例如，如果栅极长度LG1为约5nm，则栅极1242的有效栅极长度为约20nm。另一方面，栅极结构1224至1229的每一个具有栅极长度LG1。因此，晶体管T132的栅极1244的有效栅极长度为6*LG1。例如，如果栅极长度LG1为约5nm，则栅极1244的有效栅极长度为约30nm。因此，在图12A至12C的实施例中，晶体管T131具有三个半导体鳍1211、1212、1213，并且晶体管T131的栅极1242具有四个部(例如，栅极结构1220至1223)。另一方面，晶体管T132具有五个半导体鳍1211、1212、1213、1214和1215，并且晶体管T132的栅极1244具有六个部(例如，栅极结构1224至1229)。

图13是根据一些实施例的电子设计自动化(EDA)系统1300的示意图。根据一个或多个实施例，本文描述的生成设计布局(例如，集成电路100A、100B、100C、100D、100E、100F、100G、100H的布局图)的方法可例如根据一些实施例使用EDA系统1300实施。在一些实施例中，EDA系统1300是通用计算设备，其包括硬件处理器1302和非易失性计算机可读存储介质1304。除了其它用处之外，计算机可读存储媒介1304用可执行指令集1306、设计布局1307、设计规则检查(DRC)平台1309或用于执行指令集的任何中间数据来编码，即存储。每个设计布局1307包括集成芯片(例如，集成电路100A-100H)的图形表示，例如GSII文件。每个DRC平台1309包括一系列专用于为制造设计布局1307而选择的半导体工艺的设计规则。硬件处理器1302对指令1306、设计布局1307和DRC平台1309的执行(至少部分地)表示EDA工具，该EDA工具根据一个或多个(下文中，所述工艺和/或方法)实施例如本文所描述方法的部分或全部。

处理器1302通过总线1308电连接至计算机可读存储媒介1304。处理器1302还通过总线1308电连接至输入/输出(I/O)界面1310。网络界面1312也通过总线1308电联接至处理器1302。网络界面1312与网络1314连接，从而使处理器1302和估算机可读存储介质1304能够通过网络1314连接到外部元件中。处理器1302被配置成执行编码在计算机可读存储媒介1304中的指令1306，以使EDA系统1300可用于执行布局设计操作。在一个或者多个实施例中，处理器1302为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或者多个实施例中，计算机可读存储媒介1304是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介1304包含半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，计算机可读存储媒介1304包含光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，计算机可读存储媒介1304存储指令1306、设计布局(例如，先前所讨论的集成电路100A-100H的布局)、被配置成使EDA系统1300(其中此类执行(至少部分地)表示EDA工具)可用于执行所述工艺和/或方法的部分或全部的DRC平台1309。

EDA系统1300包含I/O界面1310。I/O界面1310电性连接到外部电路。在一个或者多个实施例中，I/O界面1310包含键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器1302的光标方向键。

EDA系统1300还包含联接到处理器1302上的网络界面1312。网络界面1312允许EDA系统1300与与一个或多个其他电脑系统连接的网络1314连通。网络界面1312包含无线网界面，如蓝牙、WIFI、WIMAX、GPRS或WCDMA或有限网络界面，如ETHERNET。在一个或多个实施例中，所述工艺和/或方法的部分或全部均在两个或多个EDA系统1300中执行。

EDA系统1300被配置为通过I/O界面1310接收信息。通过I/O界面1310接收的信息包括指令、数据、设计规则、标准单元库和/或处理器1302处理的其他参数中的一个或多个。信息通过总线1308被转移到处理器1302。EDA系统1300被配置成过I/O界面1310接收与用于界面(UI)13113有关的信息。信息作为UI 1316存储在计算机可读媒介1304中。

在一些实施例中，包括标准单元的布局图通过使用诸如可从CADENCE DESIGNSYSTEMS,Inc.获得的或者另一个合适的布局产生工具生成。

在一些实施例中，这些工艺作为存储在非临时性计算机可读记录介质中的程序功能被实现。非暂时性计算机可读记录媒介的实例包含但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，如DVD等光盘、如硬盘等磁盘、如ROM、RAM、存储器卡等半导体存储器中的一个或多个。

图13中还示出了掩模室1330，该掩模室通过例如网络1314接收从EDA系统1300生成的经验证布局。掩模室1330具有用于基于从EDA系统1300生成的经验证布局制造一个或多个光掩模(例如，用于制造例如IC100A-100H的光掩模)的掩模制造工具1332(例如，掩模写入器)。IC制造器(“Fab”)1320可以通过例如网络1314连接至掩模室1330和EDA系统1300。Fab 1320包含用于使用由掩模室1330制造的光掩模来制造IC芯片(例如，IC 100A-100H)的IC制造工具1322。通过举例而非限制，IC制造工具1322可以是用于制造IC芯片的集群工具。集群工具可以是多反应室型复合设备，该多反应室型复合设备包含在在其中心处插入晶圆处理机器人的多面体转移室、定位于多面体转移室的每个壁面处的多个处理室(例如，CVD室、PVD室、蚀刻室、退火室等)；以及安装在转移室的不同壁面处的锁定装载室。

在一些实施例中，EDA系统1300、掩模室1330和FAB 1320中的两个或更多个由单个公司拥有。例如，EDA系统1300、掩模室1330和FAB 1320中的两个或更多个共存于公共设施中并且使用公共资源。在一些其他实施例中，EDA系统1300由设计室拥有，该设计室是与掩模室1330和FAB 1320不同的实体。在此类实施例中，掩模室1330、FAB 1320和拥有EDA系统1300的设计室的每一个都与其他实体中的一个或多个交互，并且向其他实体中的一个或多个提供服务和/或从其他实体中的一个或多个接收服务。

如上文所讨论的集成电路结构是用于描述具有适用于先进技术节点的长沟道器件布局图案的布局风格的一些实例。上述概念还可以集成至其他半导体器件中，如闸极全环(GAA)FET和/或纳米线FET，并且可以在如10nm、7nm、5nm、3nm技术节点等多个技术节点中实施。

基于以上讨论，可以看出本发明提供了优势。然而，应当理解，其他实施例可提供另外的优点，并且本文不必公开所有优点并且无特定优点为所有实施例所必需。一个优点在于长沟道晶体管的栅极可以划分成布置在一个或多个有源区域上的若干个部。部的每一个可以包含等于对应技术节点的临界尺寸的栅极长度或者可以是临界尺寸的数倍。另一方面，部的每一个可以包含不同的阈值电压。这允许更灵活的电路布局设计。

在本发明的一些实施例中，集成电路(IC)结构包含第一晶体管和第二晶体管。第一晶体管包含第一有源区域和安置在第一有源区域上的第一栅极，其中，第一栅极沿平行于第一有源区域的纵向方向的第一方向具有第一有效栅极长度。第二晶体管包含第二有源区域和安置在第二有源区域上的第二栅极，并且包含沿第一方向布置并且彼此分离的多个栅极结构，其中，第二栅极沿第一方向具有第二有效栅极长度，第二有效栅极长度是第一有效栅极长度的n倍，并且n为大于1的正整数。

在本发明的一些实施例中，IC结构包含第一晶体管和第二晶体管。第一晶体管包含第一有源区域、第一栅极、多个栅极间隔件、第一源极/漏极区域和第二源极/漏极区域。第一有源区域和第二有源区域由隔离结构分离并且沿第一方向延伸。第一栅极具有分别安置在第一有源区域和第二有源区域上的多个栅极结构，其中，沿第一方向，栅极的有效栅极长度是第一晶体管的技术节点的临界尺寸的n倍，并且n为正整数并且大于1。栅极间隔件安置在第一栅极的栅极结构的每一个的附近。第一源极/漏极区域在第一有源区域中。第二源极/漏极区域在第二有源区域中。第二晶体管具有基本上等于第一晶体管的技术节点的临界尺寸的栅极长度。

在本发明的一些实施例中，在衬底上方形成第一有源区域和第二有源区域并且沿第一方向延伸，其中，第一有源区域和第二有源区域由隔离结构分离；在第一有源区域上方形成第一栅极结构；在第二有源区域上方形成多个第二栅极结构，其中，沿第一方向，第二栅极结构的栅极长度之和是第一栅极结构的栅极长度的n倍，并且n为正整数并且大于1；在第一有源区域中形成第一源极/漏极区域；以及在第二有源区域中形成第二源极/漏极区域，其中，第二有源区域的位于两个相邻的第二栅极结构之间的部分的掺杂剂浓度低于所述第二源极/漏极区域的掺杂剂浓度。

根据本申请的实施例，提供了一种集成电路(IC)结构，包括：第一晶体管，包括：第一有源区域；以及第一栅极，安置在第一有源区域上，其中，第一栅极沿平行于第一有源区域的纵向方向的第一方向具有第一有效栅极长度；以及第二晶体管，包括：第二有源区域；以及第二栅极，安置在第二有源区域上，并且第二晶体管包括沿第一方向布置并且彼此分离的多个栅极结构，其中，第二栅极沿第一方向具有第二有效栅极长度，第二有效栅极长度是第一有效栅极长度的n倍，并且n为大于1的正整数。在一些实施例中，第二栅极的栅极结构电连接至同一电压节点。在一些实施例中，栅极结构的每一个具有与第一有效栅极长度基本上相同的栅极长度，并且其中，栅极结构的数量为n。在一些实施例中，第二晶体管还包括多个栅极间隔件，邻近于第二栅极的栅极结构的每一个的相对侧壁。在一些实施例中，第二晶体管还包括在第二有源区域中的多个源极/漏极区域，源极/漏极区域分别邻近于第二栅极的栅极结构的最外面的两个，并且第二有源区域的位于第二栅极的栅极结构中的最外面的两个之间的部分的掺杂剂浓度低于源极/漏极区域的掺杂剂浓度。在一些实施例中，第二栅极的第一组栅极结构具有第一栅极长度，第一栅极长度是第一有效栅极长度的m倍，第二组栅极结构具有第二栅极长度，第二栅极长度是第一有效栅极长度的o倍，其中，m和o为不同的正整数。在一些实施例中，其中，沿第一方向，第一组栅极结构不位于第二组的栅极结构的相邻两个之间。在一些实施例中，第一有效栅极长度是IC结构中的最小栅极长度。在一些实施例中，第一有源区域包括一个或多个半导体鳍。在一些实施例中，第二有源区域包括一个或多个半导体鳍。

根据本申请的另一个实施例，提供了一种集成电路结构，包括：第一晶体管，包括：第一有源区域和第二有源区域，由隔离结构分隔，其中，第一有源区域和第二有源区域沿第一方向延伸；栅极，具有分别安置在第一有源区域和第二有源区域上的多个栅极结构，其中，沿第一方向，栅极的有效栅极长度是第一晶体管的技术节点的临界尺寸的n倍，并且n为正整数并且大于1；多个栅极间隔件，邻近于栅极的栅极结构的每个；以及第一源极/漏极区域，位于第一有源区域中；以及第二源极/漏极区域，位于第二有源区域中；以及第二晶体管，具有基本上等于第一晶体管的技术节点的临界尺寸的栅极长度。在一些实施例中，第一晶体管的栅极结构具有与第一晶体管的技术节点的临界尺寸基本上相同的栅极长度。在一些实施例中，第一晶体管的栅极结构的至少两个栅极结构具有不同的阈值电压。在一些实施例中，其中，第一组栅极结构具有第一栅极长度，第一栅极长度是第一晶体管的技术节点的临界尺寸的m倍，第二组栅极结构具有第二栅极长度，并且第二栅极长度是第一晶体管的技术节点的临界尺寸的o倍，其中，m和o为不同的正整数。在一些实施例中，第一组栅极结构的数量不同于第二组栅极结构的数量。在一些实施例中，集成电路结构还包括：第一接触件，安置在第一有源区域上，其中，第一接触件处于第一有源区域的第一侧处，并且第一源极/漏极区域处于第一有源区域的与第一有源区域的第一侧相对的第二侧处；第二接触件，安置在第二有源区域上，其中，第二接触件处于第二有源区域的第一侧处，并且第二源极/漏极区域处于第二有源区域的与第二有源区域的第一侧相对的第二侧处；以及金属线，电连接第一接触件和第二接触件。

根据本申请的又一个实施例，提供了一种形成集成电路结构的方法，包括：在衬底上方形成沿第一方向延伸的第一有源区域和第二有源区域，其中，第一有源区域和第二有源区域由隔离结构分离；在第一有源区域上方形成第一栅极结构；在第二有源区域上方形成多个第二栅极结构，其中，沿第一方向，第二栅极结构的栅极长度之和是第一栅极结构的栅极长度的n倍，并且n为正整数并且大于1；在第一有源区域中形成第一源极/漏极区域；以及在第二有源区域中形成第二源极/漏极区域，其中，第二有源区域的位于两个相邻的第二栅极结构之间的部分的掺杂剂浓度低于第二源极/漏极区域的掺杂剂浓度。在一些实施例中，其中，执行形成第二栅极结构，使得第二栅极结构的栅极长度的每一个与第一栅极结构的栅极长度基本上相同。在一些实施例中，其中，执行形成第二栅极结构，使得第一组第二栅极结构的栅极长度各自是第一栅极结构的栅极长度的m倍，并且第二组第二栅极结构的栅极长度各自是第一栅极结构的栅极长度的o倍。在一些实施例中，形成集成电路结构的方法还包括在第二栅极结构的相对侧壁上形成栅极间隔件。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。