具体实施方式

以下公开内容提供了许多不同的实施例或实例，用于实施所提供的主题的不同特征。以下将说明元件和布置的具体实例，以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明中使用的示例，包含本文所讨论的任何术语的示例，仅是说明性的，决不是限制本公开或任何示例性术语的范围和意义。同样，本公开并不限于本说明书中给出的各种实施例。

此外，为了便于描述，本文使用空间相对术语，例如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可以做相应解释。本文所使用的术语“和/或”包含一个或多个所列相关项目的任意以及所有组合。

如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以包含所有这种修改及类似结构。在一些实施例中，给定值或范围通常应在20％内，优选地在10％内，更优选地在5％内。此处给出的数值是近似的，这意味着如果没有明确指出，术语“大约”、“约”、“近似”或“基本上”可以被推断，或者意味着其他近似值。

现参考图1。图1是根据一些实施例的集成电路的一部分的等效电路。为了说明需要，集成电路100包括晶体管M1-M4。晶体管M1的栅极耦合至晶体管M3的栅极。晶体管M2的栅极耦合至晶体管M4的栅极。晶体管M1的漏极/源极耦合至晶体管M4的漏极/源极。晶体管M1的源极/漏极耦合至晶体管M2的漏极/源极，晶体管M3的源极/漏极耦合至晶体管M4的源极/漏极。晶体管M2的源极/漏极耦合至晶体管M3的漏极/源极。在一些实施例中，集成电路100是传输门电路。以上集成电路100的实现是用于说明目的。集成电路100的各个实施方式都在本公开的预期范围之内。例如，在一些实施例中，集成电路100为逻辑门电路，逻辑门电路包括与、或、与非、多路复用器、触发器、锁存器、缓存器(BUFF)、反相器或属于任何其他类型的逻辑电路。

在一些实施例中，晶体管M1-M2为第一导电型场效应晶体管(FET)(例如P型)，并且晶体管M3-M4为不同于第一导电型的第二导电型场效应晶体管(FET)(例如N型)。以上集成电路100的实现是用于说明目的。集成电路100的各个实施方式都在本公开的预期范围之内。例如，晶体管M1-M2属于第二导电型，并且晶体管M3-M4属于第一导电型。

现参考图2A。图2A是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。为了说明需要，集成电路100包括有源区110-120、导电图案(即，限定的金属类，MD)201-209、栅极301-306、导电线(即金属-0，M0)401-402、403a-403b、404a-404b、405a-405b、导电部(即金属-1，M1)501-504、导电轨道(即金属-2，M2)601-602以及通孔VD1-VD8、VG1-VG6、VM1-VM4和VN1-VN4。在一些实施例中，有源区110-120被布置在第一层中。导电图案201-205和栅极301-304被布置在有源区110上方。导电图案203、206-207和208-209以及栅极302-303、305-306被布置在有源区120上方。导电线401-402、403a-403b、404a-404b、405a-405b被布置在第二层中以及导电图案201-209和栅极301-306的上方。导电部501-504被布置在第三层中以及第二层的上方。导电部601-602被布置在第四层中以及第三层的上方。

参考图1和图2A，有源区110被配置用于形成晶体管M1-M2，并且有源区120被配置用于形成晶体管M3-M4。导电图案202与晶体管M1的漏极/源极相对应。导电图案203与晶体管M1、M3和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案204与晶体管M2的源极/漏极相对应。导电图案207与晶体管M3的漏极/源极相对应。导电图案208与晶体管M4的漏极/源极相对应。在一些实施例中，导电图案201、205、206和209被称为集成电路100的金属布线结构。栅极302与晶体管M1和M3的栅极相对应。栅极303与晶体管M2和M4的栅极相对应。可选地，阐明，晶体管M1和M3共用栅极302，并且晶体管M2和M4共用栅极303。栅极301、304、305和306被称为伪栅极，其中，在一些实施例中，“伪”栅极被称为不作为金属氧化物半导体(MOS)器件而被电连接，同时在电路中不起作用。在一些各种实施例中，栅极301、304、305和306包括在晶体管中，同时作为向集成电路100输入电源电压的开关而工作。

如图2A所示，为了说明需要，有源区110-120在x方向上延伸并且在不同于x方向的y方向上彼此分离。在一些实施例中，有源区110-120被布置在衬底(未示出)上。衬底包括材料，材料包括，例如，硅，和/或掺杂有磷、砷、锗、镓、砷化铟或其组合。在各种实施例中，有源区110掺杂有p型掺杂剂，p型掺杂剂包括，诸如，硼、铟、铝、镓或其组合，并且有源区120掺杂有n型掺杂剂，n型掺杂剂包括，诸如，磷、砷或其组合。

导电图案201-209在y方向上延伸并且在x方向上彼此分离。为了说明需要，在y方向上，导电图案201和206彼此分离，导电图案202和207彼此分离，导电图案204和208彼此分离，并且导电图案205和209彼此分离。

栅极301-306在y方向上延伸并且在x方向上彼此分离。为了说明需要，在y方向上，栅极301和305彼此分离，并且栅极304和306彼此分离。栅极302-303被布置在导电图案203的相对侧。在一些实施例中，栅极301-306由多晶硅制作而成，并且因此，在一些实施例中，栅极301-306还被称为多晶部分。在一些其他实施例中，栅极301-306由其他材料制作而成，并且因此，用于栅极301-306的以上材料仅仅用于说明目的。

导电线401-402、403a-403b、404a-404b、405a-405b在x方向上延伸，并且在y方向上彼此分离。为了说明需要，在布局视图中，导电线401与有源区110、导电图案201-205和栅极301-304重叠，并且导电线402与有源区120、导电图案206-207、203和208-209以及栅极302-303和305-306重叠。导电线403a-403b、404a-404b、405a-405b被布置在导电线401-402之间。导电线403a穿过导电图案201-202和栅极301。导电线403b穿过导电图案204-205和栅极304。导电线404a穿过栅极302，并且导电线404b穿过栅极303。导电线405a穿过导电图案206-207和栅极305。导电线405b穿过导电图案208-209和栅极306。可选地，阐明，导电线403a-403b、404a-404b、405a-405b被布置在导电线401-402之间的三条轨道中。

在一些实施例中，通过执行针对于较小宽度的空间的剪切层(未示出)提供导电线403a和403b之间的空间、导电线404a和404b之间的空间或导电线405a和405b之间的空间，较小宽度的空间的宽度比在没有附加剪切层的情况下提供的空间的宽度更小。可选地，阐明，各种实施例中，在不使用图案掩模的情况下形成导电线403a和403b、导电线404a和404b或导电线405a和405b。

为了说明需要，导电部501-504在y方向上延伸并且在x方向上彼此分离。导电部501与导电图案201和206重叠并且穿过导电线403a、404a和405a。导电部502与导电图案202和207重叠并且穿过导电线403a、404a和405a。导电部503与导电图案204和208重叠并且穿过导电线403b、404b和405b。导电部504与导电图案205和209重叠并且穿过导电线403b、404b和405b。

导电轨道601-602在x方向上延伸并且在x方向上彼此分离。如图2A所示，导电轨道601穿过导电部502和503，并且导电轨道602穿过导电部501-504。在一些实施例中，导电轨道602与导电线404a-404b重叠。

如图2A所示，通孔VD1和VD4将导电图案201和205耦合至导电线401。在一些实施例中，导电线401向导电图案201和205输出电源电压VDD。通孔VD5和VD8将导电图案206和209耦合至导电线402。在一些实施例中，导电线402接收电源电压VSS，其中，在一些实施例中，对于导电图案206和209，电源电压VSS小于电源电压VDD。

而且，对于图2A所示的结构被配置为被包括在第一单元中。在一些实施例中，图2A中的导电线401-402由集成电路100的相邻的两个单元，例如，第一单元和第二单元，所共用，以输出和/或接收电源电压，其中，导电线401-402被称为，例如，电源进入结构。电源进入结构的细节在下图中讨论。

继续参考图2A，通孔VD2将导电图案202耦合至导电线403a，并且通孔VM2将导电线403a耦合至导电部502。通孔VN2将导电部502耦合至导电轨道601。通孔VN3将导电轨道601耦合至导电部503。通孔VM3将导电部503耦合至导电线405b。通孔VD7将导电线405b耦合至导电图案208。因此，通过上述讨论，被称为晶体管M1的漏极/源极的导电图案202耦合至被称为晶体管M4的漏极/源极的导电图案208。

同样地，通孔VD3将导电图案204耦合至导电线403b，并且通孔VM4将导电线403b耦合至导电部504。通孔VN4将导电部504耦合至导电轨道602。通孔VN1将导电轨道602耦合至导电部501。通孔VM1将导电部501耦合至导电线405a。通孔VD6将导电线405a耦合至导电图案207。因此，通过上述讨论，被称为晶体管M2的源极/漏极的导电图案204耦合至被称为晶体管M3的漏极/源极的导电图案207。

为了说明需要，通孔VG1和VG4将栅极301和304耦合至导电线401，并且通孔VG5和VG6将栅极305和306耦合至导电线402。通孔VG2将栅极302耦合至导电线404a，并且通孔VG3将栅极303耦合至导电线404b。在一些实施例中，导电线404a-404b还耦合至一些信号，用于通过栅极302-303操作晶体管M1-M4。

如图2A所示，集成电路100还包括有源区110-120之间的浅槽隔离(STI)区域710。为了说明需要，浅槽隔离区域在x方向上延伸。通过此类实施例，通孔VG2-VG3被布置成与浅槽隔离区域710在布局视图中重叠。

在一些方法中，在电源轨(即导电线401-402)之间，实施与导电线403a-403b、404a-404b和405a-405b相对应的导电线的至少四条轨道进行集成电路100的金属布线。与一些方法相比，通过图2A的配置，布局视图中的导电线的三条轨道，例如，导电线403a-403b、404a-404b和405a-405b，足以执行集成电路100。

现参考图2B。图2B是根据各种实施例的沿着线AA’对应于图2A的一部分的集成电路100的剖面图。如图2B所示，导电线404a-404b被布置在栅极302-303上方的层中并且通过通孔VG2-VG3耦合至栅极302-303。导电部501-504被布置在导电线404a-404b上方的层中。导电轨道602被布置在导电部501-504上方并且通过通孔VN1和VN4耦合至导电部501和504。

现参考图2C。图2C是根据各种实施例的沿着线BB’对应于图2A的一部分的集成电路100的剖面图。如图2C所示，浅槽隔离区域710被插入到有源区110-120之间。导电图案202和207分别与有源区110-120重叠。导电线401-402、403a、404a和405a被布置在导电图案202和207、有源区110-120和浅槽隔离区域710上方的层中。导电线403a和405a分别通过通孔VD2和VD6耦合至导电图案202和207。导电部502被布置在导电线401-402、403a、404a和405a上方的层中，并且通过通孔VM2耦合至导电线403a。导电轨道601-602被布置在导电部502上方并且通过通孔VN2耦合至导电部502。

图2A-图2C的配置是出于说明目的。图2A-图2C的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，集成电路100包括多个的晶体管以实施晶体管M1、M2、M3或M4，并且还包括对应结构。在各种实施例中，通孔VG1和VG4被布置为与有源区110重叠，并且通孔VG5和VG6被布置为与有源区120重叠。

现参考图3。图3是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A中的实施例，为便于理解，像图3中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图3中所示的元件引入合作关系。

与图2A中的实施例相比，图3中的集成电路100还包括具有相应结构的第二单元，而非通过导电轨道601将导电图案202耦合至导电图案208以及通过导电轨道602将导电图案204耦合至导电图案207，相应结构被称为导电图案202、204、207-208之间的金属布线。在一些实施例中，第一单元和第二单元被称为第一区域和第二区域。具体地，集成电路100还在第二单元中包括有源区130-140、导电图案210-219、栅极307-314、导电线406-409和通孔VD9-VD18、VG7-VG14、VM5-VM8，而非具有导电轨道601-602和通孔VN1-VN4。在一些实施例中，分别关于有源区120和110配置有源区130和140。关于，例如，导电图案206，配置导电图案210-214，并且关于，例如，导电图案201，配置导电图案215-219。关于，例如，栅极305，配置栅极307-310，并且关于，例如，栅极301，配置栅极311-314。关于，例如，导电线402，配置导电线406，并且关于，例如，导电线403a-403b、404a-404b和/或405a-405b，配置导电线407-409。关于，例如，通孔VD1，配置通孔VD9-VD18。关于，例如，通孔VD1，配置通孔VD7-VD14。关于，例如，通孔VM1，配置通孔VM5-VM8。

为了说明需要，有源区130-140在x方向上延伸并且在y方向上彼此分离。在一些实施例中，有源区130掺杂有n型掺杂剂，并且有源区140掺杂有p型掺杂剂。

导电图案210-219在y方向上延伸并且在x方向和y方向上都彼此分离。导电图案210-214穿过有源区130，并且导电图案215-219穿过有源区140。在一些实施例中，如图3所示，导电图案210-219分别与导电图案201-209对齐。

栅极307-314在y方向上延伸并且在x方向和y方向上都彼此分离。栅极307-310穿过有源区130，并且栅极311-314穿过有源区140。在一些实施例中，如图3所示，栅极307-314分别与栅极310-306对齐。

导电线406-409在x方向上延伸并且在y方向上彼此分离。为进行说明，导电线407-409被布置在导电线401和406之间。导电线407穿过导电图案210-214和栅极307-310。导电线408与栅极307-314重叠。导电线409穿过导电图案215-219和栅极311-314。可选地，阐明，导电线407-409被布置在导电线401和406之间的三条轨道中。

而且，与图2A中的配置相比，导电部501-504在y方向上从第一单元延伸至第二单元。具体地，导电部501-504还穿过有源区130-140和导电线401、407-409。为了说明需要，导电部501还与导电图案210和215重叠，导电部502还与导电图案211和216重叠，导电部503还与导电图案213和218重叠，并且导电部504还与导电图案214和219重叠。

通孔VD9-VD13将导电图案210-214耦合至导电线406。在一些实施例中，导电线406接收用于导电图案210-214的电源电压VSS。通孔VD14-VD18将导电图案215-219耦合至导电线401。在一些实施例中，导电线401向导电图案215-219输出电源电压VDD。

在一些实施例中，通孔VD7-VD10将栅极307-310耦合至导电线406。通孔VD11-VD14将栅极311-314耦合至导电线401。

集成电路100还包括浅槽隔离区域720-730。在一些实施例中，关于，例如，浅槽隔离区域710，配置浅槽隔离区域720-730。浅槽隔离区域720被布置在有源区130和140之间，并且浅槽隔离区域730被布置在有源区110和140之间。通过此类实施例，通孔VG11-VG14被布置成与浅槽隔离区域730在布局视图中重叠。

为了说明需要，导电部502和503还分别通过通孔VM6和VM7耦合至导电线407。在此类实施例中，导电图案202通过通孔VD2、导电线403a、通孔VM2、导电部502、通孔VM6、导电线407、通孔VM7、导电部503、通孔VM3、导电线405b和通孔VD7耦合至导电线408。

同样地，导电部501和504还分别通过通孔VM5和VM8耦合至导电线409。在此类实施例中，导电图案204通过通孔VD3、导电线403b、通孔VM4、导电部504、通孔VM9、导电线409、通孔VM5、导电部501、通孔VM1、导电线405a和通孔VD6耦合至导电线407。

与图2A中的配置相比，图3的实施例还通过不实施导电轨道601-602而在第三层中保存金属层的布线资源。

图3的配置是出于说明目的。图3的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，不包括导电线408。

现参考图4。图4是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图3的实施例，为了便于理解，图4中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图4中所示的元件引入合作关系。

与图3中的实施例相比，集成电路100还包括导电图案220和通孔VD19、VG15、VM9-VM11，而非通过导电部502将导电图案202耦合至导电图案208以及具有相应结构，相应结构，例如，包括导电图案202和216、导电线404a和通孔VD2、VD15、VG2、VM2、VM5-VM8。在一些实施例中，图3中的导电图案202和216被称为导电图案220的两个部分。关于，例如，图3的通孔VD2，配置通孔VD19。关于，例如，图3的通孔VG2，配置通孔VG15。关于，例如，图3的通孔VM5、VM7-VM8，配置通孔VM9-VM11。

此外，与图3中的实施例相比，导电线403a在布局视图中延伸并且还穿过栅极302。

为了说明需要，导电图案220在y方向上延伸并且在布局视图中穿过有源区110和140以及导电线401。

通孔VG15将栅极302耦合至导电线403a。在一些实施例中，通孔VG15被布置成与有源区110重叠。

如图3所示，通孔VD19将导电图案220耦合至导电线409。通孔VM10将导电线409耦合至导电部503。因此，导电图案220通过通孔VD19、导电线409、通孔VM10、导电部503、通孔VM3、导电线405b和通孔VD7耦合至导电图案208。

通孔VM9和VM11分别将导电线408耦合至导电部501和504。因此，导电图案204通过通孔VD3、导电线403b、通孔VM4、导电部504、通孔VM11、导电线408、通孔VM9、导电部501、通孔VM1、导电线405a和通孔VD6耦合至导电线207。

与图3中的配置相比，图4的实施例还通过不实施导电部502而在第二层中保存金属层的布线资源。

图4的配置是出于说明目的。图4的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，包括图3中的导电线404a。

现参考图5。图5是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图4的实施例，为了便于理解，图5中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图5中所示的元件引入合作关系。

与图3中的实施例相比，集成电路100还包括导电图案221-224、栅极315-317、导电线408a-408b、410-411、通孔VD20-VD25、VM12-VM13和VG16-17，而非具有导电图案202-203、207、211-212、216-217、栅极302-304、308-309、312-314、导电线403a-403b、408、导电部501和504、通孔VD2、VD10-VD12、VD15-VD17、VM1、VM4-VM9、VG8-VG9和VG12-VG13。在一些实施例中，图3中的导电图案221和216被称为导电图案221的两个部分。关于，例如，图3中的导电图案203，配置导电图案222。分别关于，例如，图3的栅极302和303，配置栅极315和316。图3中的栅极304和314被称为栅极317的两个部分。关于，例如，图3的导电线408，配置导电线408a-408b。关于，例如，导电线403a-403b，配置导电线410。关于，例如，导电线405a-405b，配置导电线411。关于，例如，通孔VD2，配置通孔VD20-VD25。分别关于，例如，通孔VG2-VG3，配置通孔VG16-VG17。关于，例如，图3的通孔VM6-VM7，配置通孔VM12-VM13。

在一些实施例中，导电图案221与晶体管M3的漏极/源极相对应。导电图案222与晶体管2的漏极/源极和晶体管M1、M3-M4的源极/漏极相对应。导电图案213与晶体管M4的漏极/源极相对应。导电图案223与晶体管M1的漏极/源极相对应。导电图案204与晶体管M2的源极/漏极相对应。栅极315与晶体管M1和M3的栅极相对应，并且栅极316与晶体管M2和M4的栅极相对应。在一些实施例中，有源区120和140上方的栅极315-316的部分被配置为伪栅极。

为了说明需要，导电图案221-224在y方向上延伸并且在x方向和y方向上都彼此分离。导电图案221穿过有源区130-140。导电图案222穿过有源区110和130-140。导电图案223穿过有源区110-120。

栅极315-317在y方向上延伸并且在x方向上彼此分离。为了说明需要，栅极315-316穿过有源区110-140。栅极317穿过有源区110和140。

缩短导电线407，并且导电线407穿过导电图案210、221和栅极307。导电线408a-408b、410-411在x方向上延伸并且在y方向上彼此分离。导电线408a-408b在x方向上彼此分离并且分别穿过栅极315-316。此外，在布局视图中，导电线401穿过栅极315-316，导电线410穿过栅极301、315-316、导电线204和222-223，并且导电线411穿过栅极305-306、315-316、导电图案206、208-209和223-224。

通孔VG16-VG17分别将栅极315-316耦合至导电线408a-408b。在一些实施例中，通孔VG16-VG17被布置为与浅槽隔离区域720重叠。

为了说明需要，分别通过通孔VD7、VD6和VD25将导电图案208、223和224耦合至导电线411。通孔VM3将导电线411耦合至导电部503。通孔VM3将导电部503耦合至通孔VD23并且进一步耦合至导电图案213。因此，导电图案223耦合至导电图案213。

同样地，通孔VD3将导电图案204耦合至导电线410。通孔VM2将导电线410耦合至导电部502。通孔VM12将导电部502耦合至导电线407。通孔VD20将导电线407耦合至导电图案221。因此，导电图案204耦合至导电图案221。

与图3中的配置相比，图5的实施例还通过不实施导电部501和504而在第二层中保存金属层的布线资源。

图5的配置是出于说明目的。图5的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，另一个导电线404被布置在通孔VD23和VM13之间。

现参考图6。图6是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图5的实施例，为了便于理解，图6中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图6中所示的元件引入合作关系。

与图2A中的实施例相比，集成电路100还包括导电图案225-226、栅极318、导电线405c和通孔VD26-VD28、VM14-VM15、VG18和VN5-VN6。关于，例如，导电图案202，配置导电图案225-226。关于，例如，栅极302，配置栅极318。关于，例如,导电线405a，配置导电线405c。关于，例如，通孔VD2，配置通孔VD26-VD28。关于，例如，通孔VM2，配置通孔VM14-VM15。关于，例如，通孔VG2，配置通孔VG18。关于，例如，通孔VN1，配置通孔VN5-VN6。

此外，在一些实施例中，被布置在有源区120上方的栅极302的一部分被称为伪栅极的同时，栅极302与晶体管M1的栅极相对应。被布置在有源区110上方的栅极318的一部分被称为伪栅极的同时，栅极318与晶体管M3的栅极相对应。有源区110上方的栅极303的一部分与晶体管M2的栅极相对应，并且有源区120上方的栅极303的另一部分与晶体管M4的栅极相对应。导电图案202与晶体管M1的漏极/源极相对应。导电图案203与晶体管M1和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案204与晶体管M2的源极/漏极相对应。导电图案207与晶体管M3的源极/漏极相对应。导电图案226与晶体管M3的漏极/源极相对应。

为了说明需要，导电图案225-226在y方向上延伸并且在y方向上彼此分离。导电图案225-226被布置为插入到栅极301、305和318之间。导电图案225-226分别穿过有源区110-120。

栅极318在y方向上延长并且穿过有源区110-120。栅极318被布置为插入到栅极310-302之间。

导电线403a还穿过导电图案225和栅极318，并且导电线403a还穿过栅极303。导电线404a还穿过栅极318，并且导电线404b还穿过导电图案203。导电线405a还穿过导电图案226。导电线405c被布置在导电线405a-405b之间并且穿过导电图案203和226以及栅极302。

导电部501与导电图案225和226重叠而非与导电图案201和206重叠。导电部502还穿过导电线405c。

如图6所示，导电轨道601还穿过导电图案205，并且导电轨道602还穿过栅极318。

通孔VG2将栅极302耦合至导电线404a的同时，通孔VG18将栅极318耦合至导电线404a。因此，栅极318耦合至栅极302。

继续参考图6，通孔VD2将导电图案202耦合至导电线403a，并且通孔VM2将导电线403a耦合至导电部502。通孔VN2将导电部502耦合至导电轨道601。通孔VN6将导电轨道601耦合至导电部504。通孔VM15将导电部504耦合至导电线405b。通孔VD7将导电线405b耦合至导电图案208。因此，通过上述讨论，导电图案202耦合至导电图案208。

通孔VD3将导电图案204耦合至导电线403b，并且通孔VM14将导电线403b耦合至导电部503。通孔VN5将导电部503耦合至导电轨道602。通孔VN1将导电轨道602耦合至导电部501。通孔VM1将导电部501耦合至导电线405a。通孔VD27将导电线405a耦合至导电图案226。因此，通过上述讨论，导电图案204耦合至导电图案226。

通孔VD2和VD26分别将导电图案202和225耦合至导电线403a。因此，导电图案202耦合至导电图案225。通孔VD6和VD28分别将导电图案207和203耦合至导电线405c。因此，导电图案207耦合至导电图案203。

图6中的配置是用于说明目的。图6中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线403b不穿过导电图案203和栅极303。

现参考图7。图7是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图6的实施例，为了便于理解，图7中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图7中所示的元件引入合作关系。

与图3和图6中的实施例相比，集成电路100还包括导电图案227-229、栅极319-321、导电部505和通孔VD29-VD31、VG19、VM16-VM18，而非具有导电线405a-405b和一些结构，诸如，导电线404b、导电部501和503-504等等。关于，例如，导电图案203，配置导电图案227-229。分别关于，例如，栅极302、305和318，配置栅极319-321。关于，例如，导电部502，配置导电部505。关于，例如，通孔VD28，配置通孔VD29-VD31。关于，例如，通孔VM2，配置通孔VM16-VM18。关于，例如，通孔VG6，配置通孔VG19。

此外，在一些实施例中，栅极319与晶体管M1的栅极相对应。被布置在有源区140上方的栅极321的一部分被称为伪栅极的同时，栅极321与晶体管M3的栅极相对应。有源区110上方的栅极303的一部分与晶体管M2的栅极相对应，并且有源区120上方的栅极303的另一部分与晶体管M4的栅极相对应。导电图案203与晶体管M1和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案208与晶体管M4的漏极/源极相对应。导电图案213与晶体管M3的源极/漏极相对应。导电图案227与晶体管M3的漏极/源极相对应。导电图案228与晶体管M2的源极/漏极相对应。导电图案229与晶体管M1的漏极/源极相对应。

为了说明需要，导电图案227-229在y方向上延伸。导电图案227被布置为插入到栅极308、312和321之间并且穿过有源区130-140。导电图案228被布置为插入到栅极308、312和321之间并且穿过有源区110和140。导电图案229被布置为插入到栅极301、305和319-320之间并且穿过有源区110-120。

栅极319-321在y方向上延长。栅极319-320分别穿过有源区110和120。栅极321穿过有源区130-140。

导电线403a还穿过导电图案229和栅极319而非穿过导电图案202和225以及栅极318。导电线403b还穿过导电图案228而非穿过导电图案203-204。导电线404a穿过导电图案203和229而非穿过栅极302和318。导电线405c被还穿过导电图案203、208和229以及栅极303和320，而非穿过导电图案207。

导电部502与导电图案211、216和229重叠并且还穿过导电线401和408，而非与导电图案202和207重叠。导电部505与导电图案203和227重叠并且穿过导电线401、404a、405c和407-409。

为了说明需要，通孔VG18与浅槽隔离区域720重叠的同时，通孔VG2和VG3与有源区110重叠。通孔VG2将栅极319耦合至导电线403a。通孔VM2将导电线403a耦合至导电部502。通孔VM16将导电部502耦合至导电线408。通孔VG18将导电线408耦合至栅极321。因此，栅极319耦合至栅极321。

通孔VG19将栅极320耦合至导电线402。在一些实施例中，导电线402还接收用于栅极320的电源电压VSS。

继续参考图7，通孔VD6将导电图案229耦合至导电线405c，并且通孔VD7将导电线405c耦合至导电部208。因此，导电图案229耦合至导电图案208。

通孔VD29将导电图案213耦合至导电线407。通孔VM17将导电线407耦合至导电部505。通孔VM18将导电部505耦合至导电线404a。通孔VD31将导电线404a耦合至导电图案203。因此，导电图案213耦合至导电图案203。

通孔VD28将导电图案227耦合至导电线409，并且通孔VD29将导电图案228耦合至导电线409。因此，导电图案227耦合至导电图案228。

与图6中的配置相比，图7的实施例还通过不实施导电部501和504而在第二层中保存金属层的布线资源。

图7中的配置是用于说明目的。图7中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线404a不穿过导电图案229。

现参考图8。图8是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图7的实施例，为了便于理解，图8中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图8中所示的元件引入合作关系。

与图7中的实施例相比，集成电路100还包括导电图案230-234、栅极322-323、通孔VD32-VD35和M19-VM23、导电线404b、405a-405b和导电部503，而非具有导电图案203、216、218、229和234、栅极304、306、310、314、319-320、导电部505、导电线403a和用于布线的相应结构。关于，例如，导电图案227，配置导电图案230-234。关于，例如，栅极302，配置栅极322-323。关于，例如，通孔VD28，配置通孔VD32-VD35。关于，例如，图7中的通孔VM2，配置通孔VM19-VM23。

此外，在一些实施例中，有源区110上方的栅极302的一部分与晶体管M1的栅极相对应，并且有源区120上方的栅极302的另一部分与晶体管M4的栅极相对应。被布置在有源区120上方的栅极303的一部分被称为伪栅极的同时，栅极303与晶体管M2的栅极相对应。被布置在有源区140上方的栅极321的一部分被称为伪栅极的同时，栅极321与晶体管M4的栅极相对应。

在一些实施例中，导电图案213与晶体管M4的源极/漏极相对应。导电图案227与晶体管M4的漏极/源极相对应。导电图案230与晶体管M1的漏极/源极相对应。导电图案231与晶体管M1的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案232与晶体管M3的源极/漏极相对应。导电图案233与晶体管M3的漏极/源极相对应。导电图案234与晶体管M2的源极/漏极相对应。

为了说明需要，导电图案230-234在y方向上延伸。导电图案230被布置为插入到栅极301-302、311和312之间并且穿过有源区110和140。导电图案231-232被布置为插入到栅极302-303之间并且分别穿过有源区110和120。导电图案233被布置为插入到栅极302和305之间并且穿过有源区120。

栅极322-323在y方向上延长并且在y方向上彼此分离。栅极322穿过有源区130-140，并且栅极323穿过有源区110-120。

导电线403a还穿过导电图案230-231和栅极302而非穿过导电图案229和栅极319。

导电线404a穿过栅极302而非穿过导电图案229。导电线404b穿过导电图案234和栅极303和323。导电线405a穿过导电图案206和233以及栅极305，并且导电线405b穿过导电图案209、232和234以及栅极303和323。

导电部502还与导电图案230和233重叠而非与导电图案216和229重叠，并且还穿过导电线405a、407和409，而非穿过导电线408。导电部503与导电图案213、218和234重叠并且穿过导电线401、404b、405b和407-409。

为了说明需要，通孔VG2-VG3与浅槽隔离区域710重叠，并且通孔VG18与浅槽隔离区域720重叠。通孔VG2将栅极302耦合至导电线404a。通孔VG3将栅极303耦合至导电线404b。通孔VG18将导电线408耦合至栅极321。

继续参考图8，通孔VD32将导电图案213耦合至导电线407。通孔VM19将导电线407耦合至导电部502。通孔VM21将导电部502耦合至导电线403a。通孔VD34将导电线403a耦合至导电图案231。此外，通孔VM22将导电部502耦合至导电线405a。通孔VD6将导电线405a耦合至导电图案233。因此，导电图案213耦合至导电图案231和233。

通孔VD28、VD30和VD33分别将导电线409耦合至导电图案227、218和230。因此，导电图案227耦合至导电图案231。

通孔VD7和VD35将导电图案234和232耦合至导电线405b。因此，导电图案232和234彼此耦合。

图8中的配置是用于说明目的。图8中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线405b不与栅极323重叠。

现参考图9。图9是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图8的实施例，为了便于理解，图9中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图9中所示的元件引入合作关系。

与图8中的实施例相比，集成电路100还包括导电图案208、216、228-229、栅极304、306、310和314、通孔VD36-VD37和VM24-VM28，而非具有导电图案218、230和233-234、栅极322-323和用于布线的相应结构。关于，例如，通孔VD32，配置通孔VD36-VD37。关于，例如，通孔VM2，配置通孔VM24-VM28。

在一些实施例中，被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，栅极302与晶体管M4的栅极相对应。有源区110上方的栅极303的一部分与晶体管M1的栅极相对应，并且有源区120上方的栅极303的另一部分与晶体管M3的栅极相对应。被布置在有源区130上方的栅极321的一部分被称为伪栅极的同时，被布置在有源区140上方的栅极321与晶体管M2的栅极相对应。

在一些实施例中，导电图案227与晶体管M2的源极/漏极相对应。导电图案228与晶体管M1的源极/漏极和晶体管M2的漏极/源极相对应。导电图案229与晶体管M4的漏极/源极相对应。导电图案231与晶体管M1的漏极/源极相对应。导电图案232与晶体管M3和M4的源极/漏极相对应。导电图案208与晶体管M3的漏极/源极相对应。

导电图案208被布置在栅极303和316之间。导电图案216被布置在栅极311-312之间。导电图案228被布置在栅极303-304、314和321之间。导电图案229被布置在栅极301-302和305之间。

导电线403a穿过导电图案229而非穿过导电图案230。导电线404a还穿过导电图案229。导电线404a不导电图案234和栅极323。导电线405a还穿过导电图案229和232以及栅极302，而非穿过导电图案233。导电线405b穿过导电图案208和栅极306而非穿过导电图案232和234以及栅极303和323。

导电部501与导电图案201、206、210和215重叠。导电部502与导电图案211、215和229重叠。导电部501-502穿过导电线403a、404a、405a和407-409。导电部503与导电图案213、218和234重叠并且穿过导电线404b、405b和407-409。

为了说明需要，通孔VG2将栅极302耦合至导电线404a。通孔VM27将导电线404a耦合至导电部501。通孔VM25将导电部501耦合至导电线408。通孔VG18将导电线408耦合至栅极321。因此，栅极302耦合至栅极321。通孔VG3耦合至导电线404b。

继续参考图9，通孔VD2和VD34分别将导电图案229和231耦合至导电线403a。因此，导电图案229和231彼此耦合。

通孔VD35将导电图案232耦合至导电线405a。通孔VM22将导电线405a耦合至导电部502。通孔VM26将导电部502耦合至导电线409。通孔VD36将导电线409耦合至导电图案228。因此，导电图案232耦合至导电图案228。

通孔VD7将导电图案208耦合至导电线405b。通孔VM28将导电线405b耦合至导电部503。通孔VM24将导电部501耦合至导电线407。通孔VD32和VD37分别将导电线407耦合至导电部213和227。因此，导电图案208耦合至导电图案213和227。

图9中的配置是用于说明目的。图9中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线407不与栅极307-308重叠。

现参考图10A。图10A是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图9的实施例，为了便于理解，图10A中的元件被指定了相同的参考编号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图10A中所示的元件引入合作关系。

与图9中的实施例相比，集成电路100还包括导电图案231-232、导电图案235-239、栅极319-320、通孔VD38-VD41和VM29-VM32、通孔VG3和VG18-VG19，而非具有导电图案201、206、208、210、213、215、227-229、栅极301-302、304-305、307、311-312、314、导电线404b和405b、导电部501-502和用于布线的相应结构。关于，例如，导电图案232，配置导电图案235-239。关于，例如，通孔VD35，配置通孔VD38-VD41。关于，例如，图9中的通孔VM22，配置通孔VM29-VM32。

在一些实施例中，有源区110上方的栅极303的一部分与晶体管M1的栅极相对应，并且有源区120上方的栅极303的另一部分与晶体管M3的栅极相对应。有源区130上方的栅极321的一部分与晶体管M4的栅极相对应，并且有源区140上方的栅极321的另一部分与晶体管M2的栅极相对应。

在一些实施例中，导电图案231与晶体管M1的漏极/源极相对应。导电图案232与晶体管M3的漏极/源极相对应。导电图案235与晶体管M1、M3和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案238与晶体管M4的漏极/源极相对应。导电图案239与晶体管M2的源极/漏极相对应。

导电图案231被布置在栅极319和303之间，并且导电图案232被布置在栅极320和303之间。导电图案235-239在y方向上延伸。导电图案235被布置在栅极303、306、310、321和324之间。导电图案236紧邻栅极319布置。导电图案237紧邻栅极320布置。导电图案238被布置在栅极308和321之间。导电图案239被布置在栅极312和321之间。

如图10A所示，导电线403a穿过导电图案231和236以及栅极319。导电线404a穿过栅极303。导电线405a穿过导电图案232、235和237以及栅极303和320。导电线407穿过导电图案211和238以及栅极308和321。导电线408穿过栅极321。导电线409穿过导电图案216、239和235以及栅极308和321。

导电部503与导电图案231-232和238-239重叠并且穿过导电线403a、404a、405a和407-409。导电部505与导电图案235重叠并且穿过导电线401、405a和409。

通孔VG3耦合在导电线404a与栅极321之间。通孔VG18耦合在导电线408与栅极321之间。

通孔VD40将导电图案236耦合至导电线401，并且通孔VD41将导电图案237耦合至导电线402。在一些实施例中，导电线401向导电图案236输出电源电压VDD，并且导电线402接收用于导电图案237的电源电压VSS。

继续参考图10A，通孔VD34将导电图案236耦合至导电线403a。通孔VM31将导电线403a耦合至导电部503。通孔VM29将导电部503耦合至导电线407。通孔VD38将导电线407耦合至导电图案238。因此，导电图案236耦合至导电图案238。

通孔VD35将导电图案232耦合至导电线405a。通孔VM32将导电线405a耦合至导电部505。通孔VM30将导电部505耦合至导电线409。通孔VD39将导电线409耦合至导电图案239。因此，导电图案232耦合至导电图案239。

图10A所示的实施例还通过不实施导电部501在第二层中保存金属层的布线资源，并且与图9中的配置相比，还通过实施较少元件以在集成电路100中保存布局区域。

现参考图10B。图10B是根据各种实施例的沿着线CC’对应于图10A的一部分的集成电路100的剖面图。如图10B所示，浅槽隔离区域720被插入到有源区130-140之间，并且浅槽隔离区域730被插入到有源区110和140之间。栅极321与有源区130-140和浅槽隔离区域720重叠，并且栅极303与有源区110-120和浅槽隔离区域710重叠。导电线401-402、404a、405a和406-407被布置在栅极303和321上方的层中。导电线404a和408分别通过通孔VG3和VG18耦合至栅极303和321。

图10A-图10B的配置是出于说明目的。图10A-图10B的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线403a和405a不与栅极319和320重叠。

现参考图11A。图11A是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图10B的实施例，为了便于理解，图11A中的元件被指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图11A中所示的元件引入合作关系。

与图10A中的实施例相比，集成电路100还包括导电图案240-241、栅极325-326、通孔VD42和VM33和导电线412-415，而非具有导电图案231-232、238-239、栅极321、导电线401-402、406、导电部505和用于布线的相应结构。关于，例如，图9中的导电图案227，配置导电图案240-241。关于，例如，图7中的栅极319，配置栅极325-326。关于，例如，通孔VD39，配置通孔VD42。关于，例如，通孔VM29，配置通孔VM33。关于，例如，导电线406，配置导电线412，关于，例如，导电线410，配置导电线413-414，并且关于，例如，导电线402，配置导电线415。

在一些实施例中，有源区110上方的栅极303的一部分与晶体管M3的栅极相对应，并且有源区140上方的栅极303的另一部分与晶体管M1的栅极相对应。栅极325与晶体管M4的栅极相对应。栅极326与晶体管M2的栅极相对应。

在一些实施例中，导电图案235与晶体管M1、M3和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案240与晶体管M1和M4的漏极/源极相对应。导电图案241与晶体管M3的漏极/源极和晶体管M2的源极/漏极相对应。

导电图案240-241在y方向上延伸。导电图案240被布置在栅极303、308、312和325之间。导电图案241被布置在栅极303、319-320和326之间。

如图11A所示，导电线403a穿过导电图案236和241以及栅极303。导电线404a穿过导电图案241。导电线405a穿过导电图案235、237和241以及栅极326。导电线407穿过导电图案211和240以及栅极308和325。导电线408穿过导电图案240。导电线409穿过导电图案216、235和240以及栅极303和312。

导电线412-415在x方向上延伸并且在y方向上彼此分离。如图11A所示，导电线412通过通孔VD10和VD13耦合至导电图案211和214。导电线412还通过通孔VG8和VG10耦合至栅极308和310。在一些实施例中，导电线412接收用于导电图案211和214以及栅极308和310的电源电压VSS。导电线413-415的配置与导电线412类似。因此，此处省略了重复的说明。在一些实施例中，导电线413-414向集成电路100输出电源电压VDD，并且导电线415接收用于集成电路100的电源电压VSS。

导电部503与导电图案240-241重叠并且穿过导电线403a、404a、405a和407-409。

为了说明需要，通孔VG23-VG24分别与有源区130和110-120重叠。通孔VG23将栅极325耦合至导电线407。通孔VM29将导电线407耦合至导电部503。通孔VM33将导电部503耦合至导电线405a。通孔VG25将栅极326耦合至导电线405a。因此，栅极325耦合至栅极326。此外，栅极VG24将栅极303耦合至导电线403a。

通孔VD39将导电图案240耦合至导电线409。通孔VD42将导电图案241耦合至导电线404a。

与图10A中的配置相比，图11A中的实施例还通过不实施导电部505而在第二层中保存金属层的布线资源。

现参考图11B。图11B是根据各种实施例的沿着线DD’对应于图11A的一部分的集成电路100的剖面图。如图11B所示，浅槽隔离区域720被插入到有源区130-140之间，浅槽隔离区域730被插入到有源区110和140之间，并且浅槽隔离区域710被插入到有源区110-120之间。栅极325与有源区130和浅槽隔离区域720重叠。栅极303与有源区110和140以及浅槽隔离区域710和730重叠。导电线403a、404a、405a、407-409和412-415被布置在栅极303、325和326上方的层中。导电线403a通过通孔VG24耦合至栅极303。导电线405a通过通孔VG25耦合至栅极326。导电线407通过通孔VG23耦合至栅极325。

图11A-图11B中的配置是出于说明目的。图11A-图11B中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，导电线407不与栅极307-308重叠。

现参考图12。图12是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图11B的实施例，为了便于理解，图12中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图12中所示的元件引入合作关系。

与图11A中的实施例相比，集成电路100还包括导电图案242-247、导电图案201、206、208、210、215和232、栅极301、305、307、311、320-321、导电线409a-409b、导电线403b、导电部502和505、通孔VD43-VD48、VG26-VG28、VM34-VM37和通孔VG7、VG9、VD1、VD5、VD9和VD14，而非具有导电图案211、235-237、240-241和用于布线的相应结构。关于，例如，图11A中的导电图案240，配置导电图案242-247。关于，例如，图11A中的导电图案409，配置导电线409a-409b。关于，例如，图11A中的通孔VD42，配置通孔VD43-VD48。关于，例如，图11A中的通孔VG24，配置通孔VG26-VG28。关于，例如，图11A中的通孔VM29，配置通孔VM34-VM37。

此外，与图2A-图11B中的实施例相比，图12中的实施例中，有源区110具有n型导电率而非有p型导电率。

在一些实施例中，有源区140上方的栅极303的一部分与晶体管M1的栅极相对应，并且有源区140上方的栅极303的另一部分与晶体管M1的栅极相对应。有源区140上方的栅极321的一部分与晶体管M2的栅极相对应，并且有源区110上方的栅极321的另一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案242与晶体管M2的源极/漏极相对应。导电图案244与晶体管M1的漏极/源极相对应。导电图案245与晶体管M4的漏极/源极相对应。导电图案246与晶体管M1、M3和M4的源极/漏极以及晶体管M2的漏极/源极相对应。导电图案247与晶体管M3的漏极/源极相对应。

导电图案242-247在y方向上延伸。导电图案242被布置在栅极307、308、311和321之间。导电图案243被布置在栅极308-309之间。导电图案244被布置在栅极303、309-310和324之间。导电图案245被布置在栅极301、305、308和320之间。导电图案246被布置在栅极303和321之间。导电图案247被布置在栅极303和324之间。

如图12所示，导电线403a穿过导电图案201和245以及栅极301和321，并且导电线403b穿过导电图案205和247以及栅极324。导电线404a穿过导电图案245。导电线405a穿过导电图案206、208-209、232和245以及栅极305-306、320和326。导电线407穿过导电图案210、214和242-244以及栅极307-310。导电线408穿过导电图案244。导电线409a穿过导电图案215和242以及栅极311。导电线409b穿过导电图案219和244以及栅极303和324。导电线412穿过导电图案210、214和242-244以及栅极307-310。导电线413穿过导电图案215、219、242、244、246以及栅极303、311、321和324。导电线414穿过导电图案201、205、219和245-247以及栅极301、303、321和324。导电线415穿过导电图案206、208-209、232和245以及栅极305-306、320和326。

导电部502与导电图案242和245重叠并且穿过导电线403a、404a、405a、407-408和409a。导电部503与导电图案208、244和247重叠并且穿过导电线403b、404a、405a、407-408和409b。导电部505与导电图案232、243和246重叠并且穿过导电线404a、405a和407-408。

通孔VG26耦合在导电线409b与栅极303之间。通孔VG27耦合在导电线403as与栅极321之间。在一些实施例中，通孔VG26与有源区140重叠。通孔VG27与有源区110重叠。

通孔VD47将导电图案232耦合至导电线415。通孔VD48将导电图案208耦合至导电线415。在一些实施例中，导电线415向导电图案208和232输出电源电压VDD或电源电压VSS。

继续参考图11A，通孔VD43将导电图案244耦合至导电线408。通孔VM35将导电线408耦合至导电部505。通孔VM37将导电部505耦合至导电线405a。通孔VD46将导电线405a耦合至导电图案245。因此，导电图案244耦合至导电图案245。

通孔VD44将导电图案242耦合至导电线409a。通孔VM26将导电线409a耦合至导电部502。通孔VM34将导电部502耦合至导电线407。通孔VM24将导电线407耦合至导电部503。通孔VM36将导电部503耦合至导电线403b。通孔VD45将导电线403b耦合至导电图案247。因此，导电图案242耦合至导电图案247。

图12中的配置是用于说明目的。图12中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，图12所示的实施例中不包括导电线404a。

现参考图13。图13是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图12的实施例，为了便于理解，图13中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图13中所示的元件引入合作关系。

与图6所示的实施例相比，集成电路100还包括导电图案248-251、栅极327、导电部505、通孔VD49-VD51、VG29、VM38-VM40和VN7-VN10，而非具有导电图案203和208、导电部504和用于布线的相应结构。关于，例如，图6中的导电图案203，配置导电图案248-251。关于，例如，图6中的栅极318，配置栅极327。关于，例如，图6中的通孔VD3，配置通孔VD49-VD51。关于，例如，图6中的通孔VM14，配置通孔VM38-VM40。关于，例如，图6中的通孔VN6，配置通孔VN7-VN10。

在一些实施例中，被布置在有源区120上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极302的一部分与晶体管M1的栅极相对应。被布置在有源区120上方的栅极303的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极303的一部分与晶体管M2的栅极相对应。被布置在有源区110上方的栅极318的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极318的一部分与晶体管M3的栅极相对应。被布置在有源区110上方的栅极327的另一部分被称为伪栅极的同时，被布置在有源区120上方的栅极327的一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案202与晶体管M1的漏极/源极相对应。导电图案207与晶体管M3的漏极/源极相对应。导电图案226与晶体管M3-M4的源极/漏极相对应。导电图案248与晶体管M1的源极/漏极和晶体管M2的漏极/源极相对应。导电图案249与晶体管M4的漏极/源极相对应。导电图案251与晶体管M2的源极/漏极相对应。

导电图案248-251在y方向上延伸。导电图案248被布置在栅极302-303之间。导电图案249被布置在栅极301、305和327之间。导电图案250被布置在栅极302-303之间。导电图案251被布置在栅极303-304和306之间。

栅极327在y方向上延伸并且被布置为插入到导电图案225-226和249之间。

与图6相比，导电线403a还穿过导电图案249和栅极327。导电线403b穿过导电图案248和251以及栅极303-304。导电线404a穿过导电图案249以及栅极318和327。导电线404b穿过导电图案251和栅极303。导电线404c穿过栅极302和318。导电线405a穿过导电图案226和249以及栅极305、218和327。导电线405b穿过导电图案207和250-251以及栅极302-304。

导电部501与导电图案249重叠并且穿过导电线403a、404a和405a。导电部502与导电图案225-226重叠并且穿过导电线403a和405a。导电部503与导电图案251重叠并且穿过导电线403b、404b和405b。导电部505与导电图案248和250重叠并且穿过导电线403b和405b。

通孔VG2将栅极320耦合至导电线404c的同时，通孔VG18将栅极318耦合至导电线404c。因此，栅极318耦合至栅极302。

通孔VG3将栅极303耦合至导电线404b。通孔VM40将导电线404b耦合至导电部503。通孔VN10将导电部503耦合至导电轨道602。通孔VN9将导电轨道602耦合至导电部501。通孔VM38将导电部501耦合至导电线404a。通孔VG29将导电线404a耦合至栅极327。因此，栅极303耦合至栅极327。

在一些实施例中，通孔VG2-VG3、VG18和VG29被布置为与浅槽隔离区域710重叠。

继续参考图13，通孔VD2、VD26和VD49分别将导电图案202、225和249耦合至导电线403a。因此，导电图案202耦合至导电图案249。

通孔VD6和VD51-VD52分别将导电图案249、251和250耦合至导电线405b。因此，导电图案251耦合至导电图案207。

通孔VD50将导电图案248耦合至导电线403b。通孔VM39将导电线403b耦合至导电部505。通孔VN8将导电部505耦合至导电轨道601。通孔VN7将导电轨道601耦合至导电部502。通孔VM1将导电部502耦合至导电线405a。通孔VD27将导电线405a耦合至导电图案226。因此，导电图案248耦合至导电图案226。

图13中的配置是用于说明目的。图13中的各种实施方式都在本公开的预期范围之内。例如，在一下实施例中，导电线410和/或导电线420耦合至另一个单元，同时抵接图13中的实施例中所示的单元。

现参考图14。图14是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图13的实施例，为了便于理解，图14中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图14中所示的元件引入合作关系。

与图3所示的实施例相比，集成电路100包括与图13所示的实施例相对应的结构，而非具有与图2A所示的实施例中相对应的结构。此外，与图13所示的实施例相比，集成电路100还具有包括在第二单元中的结构、导电图案252-256、栅极328-331和通孔VM42-VM45，而非具有导电轨道601-602和与布线相对应的结构。关于，例如，图3中的导电图案211，配置导电图案252-256。关于，例如，图3中的栅极307，配置栅极328-331。关于，例如，通孔VM1，配置通孔VM42-VM45。

图14所示的实施例中的导电图案和栅极与晶体管M1-M4之间的对应关系与图13所示的实施例类似。因此，此处省略了重复的讨论。

如图14所示，导电图案252-256在y方向上延伸并且在x方向和y方向上都彼此分离。导电图案252穿过有源区110-120。导电图案253-254穿过有源区130，并且导电图案255-256穿过有源区140。导电图案253被布置为插入到栅极307和328之间。导电图案254被布置为插入到栅极328和329之间。导电图案255被布置为插入到栅极311和330之间。导电图案256被布置为插入到栅极330和331之间。

栅极328-331在y方向上延伸并且在x方向和y方向上都彼此分离。栅极328-329穿过有源区130，并且栅极330-331穿过有源区140。在一些实施例中，如图3所示，栅极328和330与栅极327对齐，并且栅极329和331与栅极318对齐。

与图3所示的实施例相比，导电线407还穿过导电图案253-254和栅极328-329。导电线409还穿过导电图案255-256和栅极330-331。

导电部501与导电图案249、253和255重叠并且穿过导电线401、403a、404a、405a和407-409。导电部502与导电图案225-226、254和256重叠并且穿过导电线401、403a、405a和407-409。导电部503与导电图案214、218和251重叠并且穿过导电线401、403b、404b、405b和407-409。导电部505与导电图案212、217、248和250重叠并且穿过导电线401、403b、405b和407-409。导电部506与导电图案252重叠并且穿过导电线403a、404c和405b。

通孔VG2将栅极302耦合至导电线404c，并且通孔VG18将栅极318耦合至导电线404c。因此，栅极302耦合至栅极318。在一些实施例中，通孔VM41将导电线404c耦合至导电部506。在此类实施例中，导电部506接收用于栅极302和318的信号。

通孔VG3将栅极303耦合至导电线404b。通孔VM40将导电线404b耦合至导电部503。通孔VM44将导电部503耦合至导电线408。通孔VM42将导电线408耦合至导电部501。通孔VM38将导电部501耦合至导电线404a。通孔VG29将导电线404a耦合至栅极327。因此，栅极303耦合至栅极327。

通孔VG30-VG31将栅极328-329耦合至导电线406。在一些实施例中，导电线406还接收用于栅极328-329的电源电压VSS。通孔VG32-33将栅极330-331耦合至导电线401。在一些实施例中，导电线401还向栅极330-331输出电源电压VDD。

通孔VD53-VD54将导电图案253-254耦合至导电线406。在一些实施例中，导电线406还接收用于导电图案253-254的电源电压VSS。通孔VD55-VD56将导电图案255-256耦合至导电线401。在一些实施例中，导电线401还向导电图案255-256输出电源电压VDD。

如图14所示，通孔VD6和VD51-VD52分别将导电图案252、251和250耦合至导电线405b。因此，导电图案251耦合至导电图案252。同时，通孔VD2、VD26和VD49分别将导电图案252、225和249耦合至导电线403b。因此，导电图案252耦合至导电图案249。

通孔VD50将导电图案248耦合至导电线403b。通孔VM39将导电线403b耦合至导电部505。通孔VM45将导电部505耦合至导电线409。通孔VM43将导电线409耦合至导电部502。通孔VM1将导电部502耦合至导电线405a。通孔VD27将导电线405a耦合至导电图案226。因此，导电图案248耦合至导电图案226。

与图13中的配置相比，图14的实施例还通过不实施导电轨道601-602而在第三层中保存金属层的布线资源。

图14中的配置是用于说明目的。图14中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图14中的导电线401。

现参考图15。图15是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-14的实施例，为了便于理解，图15中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图15中所示的元件引入合作关系。

与图14所示的实施例相比，集成电路100还包括导电图案252a-252b、栅极332-333和通孔VG34-VG36，而非具有栅极313、327和330、导电线404a-404b、导电部501-503和505-506以及相应结构。关于，例如，图14中的栅极327，配置栅极322-333。关于，例如，图3中的通孔VG2，配置通孔VG34-VG36。

导电图案252a与晶体管M1的源极/漏极相对应。导电图案252b与晶体管M3的漏极/源极相对应。被布置在有源区110和140上方的栅极332的另一部分被称为伪栅极部分的同时，被布置在有源区120上方的栅极332的一部分与晶体管M4的栅极相对应。被布置在有源区140上方的栅极333的另一部分被称为伪栅极部分的同时，被布置在有源区110上方的栅极333的一部分与晶体管M2的栅极相对应。图15所示的实施例中的其他导电图案和其他栅极与晶体管M1-M4之间的对应关系与图14所示的实施例类似。因此，此处省略了重复的讨论。

栅极332-333在y方向上延伸并且在x方向和y方向上都彼此分离。栅极332穿过有源区110-120，并且栅极333穿过有源区110和140。在一些实施例中，如图3所示，栅极332与栅极328对齐，并且栅极333与栅极309对齐。

如图15所示，导电线401还穿过栅极332-333。导电线403a穿过导电图案225和252a以及栅极301-302、318和332。导电线403b穿过导电图案251和栅极304和333。导电线404c穿过栅极302和318。导电线405a穿过导电图案226和249以及栅极305和332。导电线405b穿过导电图案250-251和252a以及栅极302-303和306。导电线409还穿过栅极332-333。

栅极318和302通过通孔VG2、VG18和导电线404c彼此耦合。通孔VG34将栅极332耦合至导电线409，并且通孔VG35将栅极333耦合至导电线409。因此，栅极332耦合至栅极333。

通孔VG36将栅极303耦合至导电线402。在一些实施例中，导电线402接收用于栅极303的电源电压VSS。

在一些实施例中，通孔VG2和VG18与浅槽隔离区域710重叠的同时，通孔VG34-VG35与有源区140重叠。

栅极251和252a通过通孔VD6和VD51以及导电线405b彼此耦合。栅极249和252b通过通孔VD2和VD49以及导电线403a彼此耦合。

与图14中的配置相比，图15所示的实施例还通过不实施导电部501-503和505-506而在第二层中保存金属层的布线资源。

图15中的配置是用于说明目的。图15中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图15中的导电线401。

现参考图16。图16是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图15的实施例，为了便于理解，图16中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图16中所示的元件引入合作关系。

与图13相比，集成电路100还包括导电图案257，而非具有导电图案202和207、导电部502和505、导电轨道601和用于布线的相应结构。在一些实施例中，关于，例如，图15中的导电图案252，配置导电图案257。

在一些实施例中，被布置在有源区120上方的栅极303的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极303的一部分与晶体管M2的栅极相对应。被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极318的一部分与晶体管M1的栅极相对应。被布置在有源区110上方的栅极327的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极327的一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案225与晶体管M1的漏极/源极相对应。导电图案257与晶体管M1和M3的源极/漏极相对应。导电图案250与晶体管M3的漏极/源极相对应。导电图案248与晶体管M2的漏极/源极相对应。导电图案251与晶体管M2的源极/漏极相对应。导电图案226与晶体管M4的源极/漏极相对应。导电图案249与晶体管M4的漏极/源极相对应。

如图16所示，导电图案257在y方向上延伸。导电图案257被布置为插入到栅极302和318之间。

栅极302-303、318和327之间的金属布线的配置与图13所示的实施例的栅极之间的金属布线的配置类似。因此，此处省略了重复的讨论。

导电图案251和250通过通孔VD51-VD52以及导电线405b彼此耦合。导电图案248和257通过通孔VD2和VD50以及导电线403b彼此耦合。导电图案226和257通过通孔VD6和VD27以及导电线405a彼此耦合。导电图案225和249通过通孔VD26和VD49以及导电线403a彼此耦合。

与图13中的配置相比，图16所示的实施例还通过不实施导电部502和505以及导电轨道601而在第二层和第三层中都保存金属层的布线资源。

图16中的配置是用于说明目的。图16中的各种实施方式都在本公开的预期范围之内。例如，在一下实施例中，导电线410和/或导电线420耦合至另一个单元，同时抵接图16中的实施例中所示的单元。

现参考图17。图17是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图16的实施例，为了便于理解，图17中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图17中所示的元件引入合作关系。

与图15所示的实施例相比，集成电路100还包括通孔VM46-VM47和导电部502和505。在一些实施例中，关于，例如，通孔VM1，配置通孔VM46-VM47。

在一些实施例中，被布置在有源区140上方的栅极333的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极333的一部分与晶体管M2的栅极相对应。被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极318的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极318的一部分与晶体管M1的栅极相对应。被布置在有源区110和140上方的栅极332的另一部分被称为伪栅极部分的同时，被布置在有源区120上方的栅极332的一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案225与晶体管M1的漏极/源极相对应。导电图案252与晶体管M1和M3的源极/漏极相对应。导电图案250与晶体管M3的漏极/源极相对应。导电图案226与晶体管M4的源极/漏极相对应。导电图案249与晶体管M4的漏极/源极相对应。导电图案248与晶体管M2的漏极/源极相对应。导电图案251与晶体管M2的源极/漏极相对应。

如图17所示，与图15相比，导电线403a穿过导电图案225和栅极332。导电线403b还穿过导电图案252和栅极302。导电线405b不穿过导电图案252a或栅极302。

为了说明需要，通孔VD2将导电图案252耦合至导电线404b，并且通孔VD50将导电图案248耦合至导电线403b。通孔VM39将导电线403b耦合至导电部505。通孔VM47将导电部505耦合至导电线408。通孔VM46将导电线408耦合至导电部502。通孔VM1将导电部502耦合至导电线405a。通孔VD27将导电线405a耦合至导电图案226。因此，导电图案248和252耦合至导电图案226。

导电图案250、251通过通孔VD51-VD52以及导电线405b彼此耦合。导电图案225和249通过通孔VD26和VD49以及导电线403a彼此耦合。

图17中的配置是用于说明目的。图17中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图17中的导电线401。

现参考图18。图18是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图17的实施例，为了便于理解，图18中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图18中所示的元件引入合作关系。

与图17所示的实施例相比，集成电路100还包括栅极313和330、导电线404a-404b、导电部501和503以及通孔VG37-VG38，而非具有栅极333、导电部502和505以及相应结构。关于，例如，图16中的通孔VG1，配置通VG37-VG38。

在一些实施例中，被布置在有源区120上方的栅极303的另一部分被称为伪栅极部分的同时，被布置在有源区110上方的栅极303的一部分与晶体管M1的栅极相对应。被布置在有源区110上方的栅极302的另一部分被称为伪栅极部分的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极318的另一部分被称为伪栅极部分的同时，被布置在有源区110上方的栅极318的一部分与晶体管M1的栅极相对应。被布置在有源区110上方的栅极332的另一部分被称为伪栅极部分的同时，被布置在有源区120上方的栅极332的一部分与晶体管M4的栅极相对应。

图18所示的实施例中的导电图案与晶体管M1-M4的端子之间的对应关系与图17所示的实施例类似。因此，此处省略了重复的讨论。

为了说明需要，缩短栅极332，并且栅极332不与有源区140重叠。栅极303在y方向上延伸并且与有源区110重叠。

如图18所示，与图17相比，导电线403a不穿过导电图案252或栅极318。导电线403b还穿过导电图案252和栅极302。导电线404a穿过栅极332。导电线404c穿过导电图案251和栅极303。导电线405a还穿过导电图案252和栅极318。导电线405b不穿过导电图案252和栅极302。

导电部501与导电图案253、255和249重叠并且穿过导电线401、403a、404a、405a和407-409。导电部503与导电图案212、217和251重叠并且穿过导电线401、403b、404b、405b和407-409。

为了说明需要，通孔VG37-VG38分别将栅极332和303耦合至导电线401。在一些实施例中，导电线401还向栅极332和303输出电源电压VDD。

通孔VG3将栅极303耦合至导电线404b。通孔VM40将导电线404b耦合至导电部503。通孔VM44将导电部503耦合至导电线408。通孔VM42将导电线408耦合至导电部501。通孔VM38将导电部501耦合至导电线404b。通孔VG3将导电线404b耦合至栅极332。因此，栅极303耦合至栅极332。

通孔VD26和VD49分别将导电图案225和249耦合至导电线403a。因此，导电图案225耦合至导电图案249。通孔VD2和VD50分别将导电图案248和252耦合至导电线403b。因此，导电图案248耦合至导电图案252。通孔VD27和VD6分别将导电图案226和252耦合至导电线405a。因此，导电图案226耦合至导电图案252。通孔VD51和VD52分别将导电图案251和250耦合至导电线405b。因此，导电图案250耦合至导电图案251。

图18中的配置是用于说明目的。图18中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图18中的导电线401。

现参考图19。图19是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图18的实施例，为了便于理解，图19中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图19中所示的元件引入合作关系。

与图18所示的实施例相比，集成电路100还包括导电图案258-261、栅极334-336、通孔VD57-VD61、VG39-VG41和VM48，而非具有导电图案205、209、214、218、251、栅极304、306、310、314、导电部503和用于布线的相应结构。关于，例如，图14中的导电图案205，配置导电图案258-261。关于，例如，栅极302，配置栅极334-336。关于，例如，图16中的通孔VD5，配置通VD57-VD61。

在一些实施例中，被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极318的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极318的一部分与晶体管M1的栅极相对应。被布置在有源区110上方的栅极332的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极332的一部分与晶体管M4的栅极相对应。被布置在有源区130上方的栅极334的另一部分被称为伪栅极部分的同时，被布置在有源区140上方的栅极334的一部分与晶体管M2的栅极相对应。

在一些实施例中，导电图案225与晶体管M1的漏极/源极相对应。导电图案252与晶体管M1和M3的源极/漏极相对应。导电图案250与晶体管M3的漏极/源极相对应。导电图案226与晶体管M4的源极/漏极相对应。导电图案249与晶体管M4的漏极/源极相对应。导电图案248与晶体管M2的漏极/源极相对应。导电图案216与晶体管M2的源极/漏极相对应。

为了说明需要，与图18相比，导电图案248在y方向上延伸并且与有源区110和140重叠。导电图案258-261在y方向上延伸。导电图案258穿过有源区110并且紧邻栅极335布置。导电图案259穿过有源区120并且紧邻栅极336布置。导电图案260穿过有源区130并且紧邻栅极309布置。导电图案261穿过有源区140并且紧邻栅极313布置。

栅极334-336在y方向上延伸。栅极334穿过有源区130-140并且被布置为插入到导电图案211-212和216-217之间。在一些实施例中，栅极334与栅极302在y方向上对齐。栅极335紧邻导电图案248布置，并且栅极335穿过有源区110。栅极336紧邻导电图案250布置，并且栅极335穿过有源区120。

与图18相比，导电线401还穿过导电图案248，并且还与导电图案258和261以及栅极335重叠。导电线402还与导电图案259和栅极336重叠。导电线403b穿过导电图案248和252以及栅极302和336。导电线404b不穿过任何导电图案或栅极。导电线405b穿过导电图案250和栅极336。导电线407-408还穿过栅极334。导电线409穿过导电图案216-217以及栅极313和334。

通孔39将栅极334耦合至导电线408。通孔VM42将导电线408耦合至导电部501。通孔VM38将导电部501耦合至导电线404a。通孔VG29将导电线404a耦合至栅极332。因此，栅极334耦合至栅极332。

为了说明需要，通孔VG40将栅极335耦合至导电线401。在一些实施例中，导电线401还向栅极335输出电源电压VDD。通孔VG41将栅极336耦合至导电线402。在一些实施例中，导电线402还接收用于栅极336的电源电压VSS。

通孔VD57将导电图案260耦合至导电线406。通孔VD59将导电图案261耦合至导电线401。通孔VD60将导电图案258耦合至导电线401。通孔VD61将导电图案259耦合至导电线402。在一些实施例中，导电线401还向导电图案258和261输出电源电压VDD。导电线402和406还分别接收用于导电图案259-260的电源电压VSS。

为了说明需要，通孔VD58将导电图案216耦合至导电线409。通孔VM45将导电线409耦合至导电部505。通孔VM48将导电部505耦合至导电线405b。通孔VD52将导电线405b耦合至导电图案250。因此，导电图案216耦合至导电图案250。

导电图案225和249通过通孔VD26和VD49以及导电线403a彼此耦合。导电图案248和252通过通孔VD50和VD2以及导电线403b彼此耦合。导电图案226和252通过通孔VD27和VD6以及导电线405a彼此耦合。

与图18所示的实施例相比，图19所示的实施例还通过实施较少元件来在集成电路100中保存布局区域。

图19中的配置是用于说明目的。图19中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图19中的导电线401。

现参考图20。图20是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图19的实施例，为了便于理解，图20中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图20中所示的元件引入合作关系。

与图20所示的实施例相比，集成电路100还包括导电图案262-265、栅极337-339、导电线409a-409b、导电部502、通孔VD62-VD65、VM49-VM50和VG3，而非具有导电图案216、249、250和252-256、栅极313、328-331、332和335-336、导电线404b-404c、405b和409、导电部501和用于布线的相应结构。关于，例如，图14中的导电图案205，配置导电图案262-265。关于，例如，栅极302，配置栅极337-339。关于，例如，图16中的通孔VD5，配置通VD62-VD65。关于，例如，图19中的通孔VM48，配置通VM49-VM50。

在一些实施例中，被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极318的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极318的一部分与晶体管M1的栅极相对应。被布置在有源区130上方的栅极334的一部分被称为伪栅极的同时，被布置在有源区140上方的栅极334的一部分与晶体管M2的栅极相对应。被布置在有源区140上方的栅极337的另一部分被称为伪栅极部分的同时，被布置在有源区130上方的栅极337的一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案225与晶体管M1的漏极/源极相对应。导电图案263与晶体管M1的源极/漏极和晶体管M2的漏极/源极相对应。导电图案217与晶体管M2的源极/漏极相对应。导电图案264与晶体管M3的漏极/源极相对应。导电图案265与晶体管M3的源极/漏极相对应。导电图案211与晶体管M4的漏极/源极相对应。导电图案262与晶体管M4的源极/漏极相对应。

为了说明需要，与图20相比，导电图案262-265在y方向上延伸。导电图案262与有源区130-140重叠并且被布置为插入到栅极307、311和337之间。导电图案263穿过有源区110和140并且被布置为插入到栅极302、318、334和337之间。导电图案264穿过有源区120并且被布置为插入到栅极302和318之间。导电图案265穿过有源区110-120并且被布置为插入到栅极302、和338-339之间。

栅极337-339在y方向上延伸。栅极337穿过有源区130-140并且被布置为插入到导电图案211和262-263之间。在一些实施例中，栅极337与栅极318在y方向上对齐。栅极338被布置为插入到导电图案217、258、261和265之间并且穿过有源区110和140。导电图案339被布置为插入到导电图案259和265之间并且穿过有源区120。

导电线401还穿过导电图案263和栅极338，并且还与导电图案217、262-263和265以及栅极318和337重叠。导电线402还与导电图案264-265以及栅极318和339重叠。导电线403a穿过导电图案201和225以及栅极301。导电线403b穿过导电图案263和265以及栅极302和338。导电线404a穿过栅极302和318。导电线405a穿过导电图案205、226和264-265以及栅极302、305、318和339。导电线406还与导电图案262-263和栅极337重叠。导电线407还穿过导电图案263-263和栅极337。导电线408还穿过栅极334。导电线409a穿过导电图案215和262-263以及栅极311和337。导电线409b穿过导电图案217和261以及栅极338。

导电部502与导电图案225-226和262重叠并且穿过导电线401、403a、404a、405a、407-408和409a。导电部505与导电图案212、217和265重叠并且穿过导电线401、403b、405a、407-408和409b。

通孔VG41将栅极339耦合至导电线402。在一些实施例中，导电线402还接收用于栅极339的电源电压VSS。

通孔VG2将栅极302耦合至导电线404a，并且通孔VG18将栅极318耦合至导电线404a。因此，栅极302耦合至栅极318。通孔VG3将栅极337耦合至导电线408，并且通孔VG39将栅极334耦合至导电线408。因此，栅极337耦合至栅极334。

通孔VD26将导电图案225耦合至导电线403a。通孔VM50将导电线403a耦合至导电部502。通孔VM49将导电部502耦合至导电线407。通孔VD63将导电线407耦合至导电图案211。因此，导电图案225耦合至导电图案211。

通孔VD27和VD6分别将导电线405a耦合至导电部226和264。通孔VM48将导电线405a耦合至导电部505。通孔VM45将导电部505耦合至导电线409b。通孔VD65将导电线409b耦合至导电图案217。因此，导电图案226和264耦合至导电图案217。

通孔VD2和VD50分别将导电图案263和265耦合至导电线403b。同时，通孔和VD58和VD62分别将导电图案263和262耦合至导电线409a。因此，导电图案262-263和265彼此耦合。

与图19所示的实施例相比，图20所示的实施例还通过实施较少元件来在集成电路100中保存布局区域。

图20中的配置是用于说明目的。图20中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图20中的导电线401。

现参考图21。图21是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-20的实施例，为了便于理解，图21中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图21中所示的元件引入合作关系。

与图21所示的实施例相比，集成电路100还包括导电线408a-408b和导电部507，而非具有导电线403a和409b以及用于布线的相应结构。关于，例如，图21的导电线408，配置导电线408a-408b。关于，例如，导电部502，配置导电部507。

在一些实施例中，被布置在有源区110上方的栅极302的一部分被称为伪栅极的同时，被布置在有源区120上方的栅极302的一部分与晶体管M3的栅极相对应。被布置在有源区120上方的栅极318的一部分被称为伪栅极的同时，被布置在有源区110上方的栅极318的一部分与晶体管M2的栅极相对应。被布置在有源区130上方的栅极334的一部分被称为伪栅极的同时，被布置在有源区140上方的栅极334的一部分与晶体管M1的栅极相对应。被布置在有源区140上方的栅极337的另一部分被称为伪栅极部分的同时，被布置在有源区130上方的栅极337的一部分与晶体管M4的栅极相对应。

在一些实施例中，导电图案225与晶体管M2的漏极/源极相对应。导电图案263与晶体管1的漏极/源极和晶体管M2的源极/漏极相对应。导电图案217与晶体管M1的源极/漏极相对应。导电图案264与晶体管M3的源极/漏极相对应。导电图案265与晶体管M3的漏极/源极相对应。导电图案262与晶体管M4的漏极/源极相对应。导电图案211与晶体管M4的源极/漏极相对应。

为了说明需要，导电部507在y方向上延伸，与导电图案211和263-264重叠并且穿过导电线401、403b、405a、407和409a。

通孔VG2将栅极302耦合至导电线404b。通孔VM54将导电线404b耦合至导电部505。通孔VM52将导电部505耦合至导电线408b。通孔VG39将导电线408b耦合至栅极334。因此，栅极302耦合至栅极334。

通孔VG18将栅极318耦合至导电线404a。通孔VM53将导电线404a耦合至导电部502。通孔VM51将导电部502耦合至导电线408a。通孔VG3将导电线408a耦合至栅极337。因此，栅极318耦合至栅极337。

通孔VD6将导电图案264耦合至导电线405a。通孔VM55将导电线405a耦合至导电部507。通孔VM56将导电部507耦合至导电线407。通孔VD64将导电线407耦合至导电图案211。因此，导电图案264耦合至导电图案211。

导电图案263和265通过通孔VD2和VD50以及导电线403b彼此耦合。导电图案226和264通过通孔VD27和VD6以及导电线405a彼此耦合。导电图案262-263通过通孔VD62和VD58以及导电线409a彼此耦合。导电图案211-212通过通孔VD63-VD64以及导电线407彼此耦合。

图21中的配置是用于说明目的。图21中的各种实施方式都在本公开的预期范围之内。例如，在一些实施例中，通过图12中的导电线413-414来实施图21中的导电线401。

现参考图22。图22是根据各种实施例的对应于图1的一部分的集成电路100的一部分的平面图的另一布局图。关于图2A-图21的实施例，为了便于理解，图22中的类似元件指定了相同的参考号。为了简明起见，在此省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图22中所示的元件引入合作关系。

与图2A所示的实施例相比，集成电路100还包括导电图案267-268、栅极340-343、通孔VG42-VG45、VM57-VM60和VN11，而非具有导电图案202、204、207和208、栅极302-303、导电轨道601和用于布线的相应结构。关于，例如，导电图案203，配置导电图案267-268。关于，例如，栅极304，配置栅极340-343。关于，例如，通孔VG2，配置通孔VG42-VG45。关于，例如，通孔VM1，配置通孔VM57-VM60。关于，例如，通孔VN4，配置通孔VN11。

导电图案267-268在y方向上延伸并且在x方向上彼此分离。为了说明需要，导电图案267被布置为插入在栅极304、306、341和343之间。导电图案268被布置为插入在栅极301、305、340和342之间。

栅极340-343在y方向上延伸并且在x方向上彼此分离。栅极340-341穿过有源区110。栅极342-343穿过有源区120。栅极340和342被布置为插入到导电图案203和268之间。栅极341和343被布置为插入到导电图案203和267之间。

导电线403a还穿过导电图案268和栅极340。导电线403b还穿过导电图案267和栅极341。导电线404a穿过导电图案268和267。导电线405a还穿过导电图案268和栅极342。导电线405b还穿过导电图案267和栅极343。

导电部502与导电图案268重叠并且穿过导电线403a、404和405a。导电部503与导电图案267重叠并且穿过导电线403b和404。

导电轨道602与导电线404a重叠并且穿过导电线203和266-267。

为了说明需要，通孔VG42和VG44与有源区110重叠。通孔VG43和VG45与有源区120重叠。

通孔VG42将栅极340耦合至导电线403a。通孔VM2将导电线403a耦合至导电部502。通孔VN11将导电部502耦合至导电轨道602。通孔VN4将导电轨道602耦合至导电部504。通孔VM60将导电部504耦合至导电线405b。通孔VG45将导电线405b耦合至栅极343。因此，栅极340耦合至栅极343。

通孔VG44将栅极341耦合至导电线403b。通孔VM58将导电线403b耦合至导电部503。通孔VM59将导电部503耦合至导电线404a。通孔VM57将导电线404a耦合至导电部501。通孔VM1将导电部501耦合至导电线405a。通孔VG43将导电线405a耦合至栅极342。因此，栅极341耦合至栅极342。

与图2A所示的实施例相比，图22的实施例还通过不实施导电轨道601而在第三层中保存金属层的布线资源。

图22中的配置是用于说明目的。图22中的各种实施方式都在本公开的预期范围之内。例如，在一下实施例中，导电线410和/或导电线420耦合至另一个单元，同时抵接图22中的实施例中所示的单元。

现参考图23。图23是根据本公开的一些实施例的生成用于制造集成电路100的版图设计的方法2300的流程图。应了解，可在图23所示的工艺之前、期间和之后提供附加操作，并且针对本方法2300的附加实施例，以下描述的一些操作可被替换或删除。方法2300包括操作2301-2304，以下参考图22所示的集成电路100描述操作2301-2304。

在操作2301中，栅极340和栅极341被布置成穿过P型有源区110，并且栅极342和栅极343被布置成穿过N型有源区120。

在操作2302中，导电线403a-403b分别被布置成穿过栅极340和栅极341，并且导电线405a-405b分别被布置成穿过栅极342和栅极343。

在操作2303中，导电线404a沿着y方向被布置在导电线403a-403b和导电线405a-405b之间。在一些实施例中，栅极340和栅极341位于导电线404a的一侧，并且栅极342和栅极343位于导电线404a的另一侧。

在操作2304中，导电部501-504分别被布置成穿过导电线403a-403b、404a和405a-405b，如图22所示。

在一些实施例中，栅极341通过导电线403b、导电部501和503、导电线404a和导电线405a耦合至栅极342。

在一些实施例中，通孔VG42和VG44被布置成耦合在导电线403a-403b和栅极340-341之间，并且通孔VG42和VG44与有源区110重叠。通孔VG43和VG45被布置成耦合在导电线405a-405b和栅极342-343之间，并且通孔VG43和VG45与有源区120重叠。

在一些实施例中，导电图案203被布置在栅极340-343之间。导电线404a穿过导电图案203。在一些实施例中，导电图案203与晶体管M1和M3-M4的源极/漏极以及晶体管M2的漏极/源极相对应。晶体管M1-M4分别包括栅极340、341、343和342。

现参考图24。图24是根据本公开的一些实施例的生成用于制造集成电路100的版图设计的方法2400的流程图。应了解，可在图24所示的工艺之前、期间和之后提供附加操作，并且针对本方法2400的附加实施例，以下描述的一些操作可被替换或删除。方法2400包括操作2401-2405，以下参考图11A所示的集成电路100描述操作2401-2405。

在操作2401中，如图11A所示，形成在x方向上延伸的有源区110-140。在一些实施例中，有源区110-120包括在单元CELL1中，并且有源区130-140包括在单元CELL2中。

在操作2402中，如图11A所示，形成在y方向上延伸的栅极，栅极包括，例如，栅极303、306、308、310、319-320、324-326。在一些实施例中，形成在y方向上延伸的导电图案，导电图案包括，例如，导电图案240-241。

在操作2403中，在栅极325上形成通孔VG23，在栅极303上形成通孔VG24，并且在栅极326上形成通孔VG25。通孔VG23-VG25分别与有源区130、110和120重叠，如图11A所示。

在一些实施例中，如图10A所示，方法2400还包括形成浅槽隔离区域710-730的操作，浅槽隔离区域710-730在x方向上延伸并且被布置在有源区110-140之间。方法2400还包括形成通孔，例如，在栅极321上形成通孔VG18，并且在栅极303上形成通孔VG3，的操作。通孔VG18和VG3分别与浅槽隔离区域710和720重叠。

在操作2404中，形成在x方向上延伸的电源轨414和415。如图11A所示，电源轨414和415分别与有源区110和120重叠并且在y方向上彼此分离。

在操作2405中，如图11A所示，形成导电线403a、404a和405a，导电线403a、404a和405a在x方向上延伸并且在y方向上彼此分离。导电线403a、404a和405a被布置在导电线414和415之间。

在一些实施例中，方法2400还包括形成电源轨412和413的操作，电源轨412和413在x方向上延伸并且在y方向上彼此分离。可选地，阐明，电源轨412-415在y方向上彼此分离。方法2400还包括形成被布置在电源轨412和413之间的导电线407-409的操作。

在一些实施例中，如图12所示，例如，方法2400还包括在不使用掩模的情况下形成导电线403a-403b，导电线403a-403b在一条金属轨道中并且彼此分离。在各种实施例中，在不使用剪切层的情况下形成导电线403a-403b，并且形成导电线403a-403b是指被称为“金属自然结束”的技术。

现参考图25。图25是根据本公开的一些实施例的用于设计集成电路的版图设计的电子设计自动化(EDA)系统2500的框图。电子设计自动化系统2500被配置为实施图23-图24中所公开的方法2300-2400的一个或多个操作，并且结合图1-图22进行进一步说明。在一些实施例中，电子设计自动化系统2500包括自动布局布线(APR)系统。

在一些实施例中，电子设计自动化系统2500是通用计算设备，通用计算设备包括硬件处理器2502和非瞬时计算机可读存储介质2504。存储介质2504，除了其它用处之外，通过，即，存储，计算机程序代码(指令)2506，即，一组可执行的指令进行编码。通过硬件处理器2502对于指令2506的执行代表了(至少部分)电子设计自动化工具，其实施，例如，方法2300和2400，的一部分或全部。

处理器2502通过总线2508电耦合至计算机可读存储介质2504。处理器2502还通过总线2508电耦合至输入/输出(I/O)接口2510和制备工具2516。网络界面2512也通过总线2508电联接至处理器2502。网络界面2512连接至网络2514，从而使处理器2502和计算机可读存储介质2504能够通过网络2514连接至外部元件。处理器2502被配置为执行计算机可读存储介质2504中编码的计算机程序代码2506，以使电子设计自动化系统2500可用于所描述的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器2502为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储媒介2504是电子的、磁性的、光纤的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介2504包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储媒介2504包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储计算机程序代码2506的存储媒介2504被配置为引起电子设计自动化系统2500(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的一部分或者全部。在一个或多个实施例中，存储媒介2504也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储媒介2504存储标准单元的集成电路布局图2520，标准单元包括本文公开的此类标准单元，例如，包括在上面关于图1-22讨论的集成电路100中的单元。

电子设计自动化系统2500包括输入/输出界面2510。输入/输出界面2510耦合至外部电路。在一个或多个实施例中，输入/输出界面2510包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于向处理器2502传送信息和命令的光标方向键。

电子设计自动化系统2500还包括耦合至处理器2502的网络界面2512。网络界面2512允许电子设计自动化系统2500与与一个或多个其他电脑系统连接的网络2514连通。网络界面2512包括无线网界面，例如蓝牙、无线局域网(WIFI)、接入控制(WIMAX)、通用分组无线业务(GPRS)或移动通信(WCDMA)或有限网络界面，诸如以太网、通用串行总线(USB)或电子电气工程师协会-2564(IEEE-2564)。在一个或多个实施例中，在两个或更多系统2500中实施所描述的工艺和/或方法的一部分或全部。

电子设计自动化系统2500还包括耦合至处理器2502上的制备工具2516。制备工具2516被配置为根据处理器2502处理的设计文件制备集成电路，例如，如图1-图22所示的集成电路100。

电子设计自动化系统2500被配置为通过输入/输出界面2510接收信息。通过输入/输出界面2510接收到的信息包括一个或多个指令、数据、设计规则、标准单元库和/或用于通过处理器2502处理的其他参数。信息通过总线2508被转移到处理器2502。电子设计自动化系统2500被配置为为接收与通过输入/输出界面2510的用户界面(UI)有关的信息。该信息作为设计规约2522存储在计算机可读介质2504中。

在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为由处理器执行的单独的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分附加软件应用程序的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为对于的软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化工具的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化系统2500的软件应用程序。在一些实施例中，使用工具，诸如可从全球电子设计公司获得或者另一个合适的布局生成工具，生成包括标准单元的布局图。

在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录介质的实例包括，但不限于，外部/可移除和/或内部/内建存储或记忆单元，例如，光盘，诸如数字视频光盘，磁盘，诸如硬盘，半导体存储器，诸如只读存储器、随机存取存储器和记忆卡等等中的一个或多个。

图26是根据一些实施例的集成电路制造系统2600及与其相关的集成电路制造流程的框。在一些实施例中，基于布局图，使用集成电路制造系统2600来制造以下两个中的至少一个：(A)一个或多个半导体掩模，或(B)半导体集成电路层中的至少一个元件。

在图26中，集成电路制造系统2600包括实体，诸如，设计室2620、掩模室2630和集成电路制造厂/制备厂(“fab”)2650，这些实体在与集成电路器件2660制造相关的设计、研发和制造周期和/或服务中交互。通过通信网络连接集成电路制造系统2600的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，单个较大公司拥有设计室2620、掩模室2630和集成电路制造厂/制备厂2650中的两个或更多个。在一些实施例中，设计室2620、掩模室2630和集成电路制造厂/制备厂2650中的两个或更多个在公共设施中共存并使用公共资源。

设计室(或设计组)2620生成集成电路设计布局图2622。集成电路设计布局图2622包括各种几何图案，例如，如图1-图22所示的集成电路布局设计，设计各种几何图案用于集成电路器件2660，例如，上面关于图1-图22讨论的集成电路100。几何图案对应于构成待制造的集成电路器件2660的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种集成电路部件。例如，集成电路设计布局图2622的一部分包括待形成在半导体衬底(诸如，硅晶圆)上的各种集成电路部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部或通孔以及被布置在半导体衬底上的各种金属层。设计室2620执行合适的设计工序以形成集成电路设计布局图2622。设计工序包括逻辑设计、物理设计或布局和布线中的一个或多个。集成电路设计布局图2622存在于具有几何图案的信息的一个或多个数据文件中。例如，集成电路设计布局图2622可以版图数据(GDSII)文件格式或DFII文件格式表达。

掩模室2630包括数据准备2632和掩模制备2644。掩模室2630使用集成电路设计布局图2622制造一个或多个掩模2645，用于根据集成电路设计布局图2622制造集成电路器件2660的各种层。掩模室2630执行掩模数据准备2632，其中，集成电路设计布局图2622被翻译成代表数据文件(“RDF”)。掩模数据准备2632向掩模制备2644提供代表数据文件。掩模制备2644包括掩模写入器。掩模写入器将代表数据文件转换为衬底上的图像，例如掩模(中间掩模)2645或半导体晶圆2653。由掩模数据准备2632操作集成电路设计布局图2622以遵守掩模写入器的特定性能和/或集成电路制造厂/制备厂2650的需求。在图26中，数据准备2632和掩模制备2644被示为单个元件。在一些实施例中，数据准备2632和掩模制备2644能够共同被称为掩模数据准备。

在一些实施例中，数据准备2632包括光学邻近修正(OPC)，光学邻近修正(OPC)使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。光学邻近修正调整集成电路设计布局图2622。在一些实施例中，数据准备2632还包括分辨率提高技术(RET)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ILT)，反光刻技术(ILT)将光学邻近修正视为反成像问题。

在一些实施例中，数据准备2632包括用一组掩模创造规则检查集成电路设计布局图2622的掩模规则检查器(MRC)，集成电路设计布局图2622在光学邻近修正中具有经历过的工艺，一组掩模创造规则包含一定几何约束和/或连接约束以确保足够空间，说明半导体制造工艺中的变化性等等。在一些实施例中，掩模规则检查器修改集成电路设计布局图2622以补偿掩模制备器件的限制，这可撤销光学邻近修正执行的修改的一部分以满足掩模创造规则。

在一些实施例中，数据准备2632包括光刻工艺检查(LPC)，光刻工艺检查(LPC)模拟将由集成电路制造厂/制备厂2650实施以制备集成电路器件2660的处理。光刻工艺检查基于集成电路设计布局图2622模拟该处理以创建模拟制造的器件，诸如，集成电路器件2660。光刻工艺检查模拟中的处理参数可包括与集成电路制造周期的各种工艺相关联的参数，与用于制造集成电路的工具相关联的参数、和/或制造工艺的其他方面。光刻工艺检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等等或其组合。在一些实施例中，已由光刻工艺检查创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复光学邻近修正和/或掩模规则检查器以进一步细化集成电路设计布局图2622。

应当理解的是，为了简要目的，已简化了数据准备2632的前述描述。在一些实施例中，数据准备2632包括附加部件，诸如逻辑运算(LOP)，以根据制造规则来修改集成电路设计布局图2622。此外，可以各种不同的顺序执行在数据准备2632期间应用到集成电路设计布局图2622上的工艺。

在数据准备2632之后和掩模制备2644期间，基于集成电路设计布局图2622制备一个掩模2645或一组掩模2645。在一些实施例中，掩模制备2644包括基于集成电路设计布局图2622执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改后的集成电路设计布局图2622在掩模(光掩模或中间掩模)2645上形成图案。可在各种技术中形成掩模2645。在一些实施例中，使用二进制化技术形成掩模2645。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(UV)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模2645的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模2645。在掩模2645的相移掩模(PSM)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的相移掩模或交替的相移掩模。掩模制备2644生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆2653中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆2653中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。

集成电路制造厂/制备厂2650包括晶圆制备2652。集成电路制造厂/制备厂2650为集成电路制备业务，集成电路制备业务包括用于制备各种不同集成电路产品的一个或多个制造设施。在一些实施例中，集成电路制造厂/制备厂2650为半导体代工厂。例如，可以有用于多个集成电路产品的前端制备(前端制程线(FEOL)制备)的制造设施，同时第二制造设施可提供用于集成电路产品互连和封装的后端制备(后端制程线(BEOL)制备)，并且第三制造设施可提供用于代工厂业务的其他服务。

集成电路制造厂/制备厂2650使用掩模室2630制备的一个或多个掩模2645以制备集成电路器件2660。因此，集成电路制造厂/制备厂2650至少间接使用集成电路设计布局图2622以制备集成电路器件2660。在一些实施例中，由集成电路制造厂/制备厂2650使用一个或多个掩模2654制备半导体晶圆2653以形成集成电路器件2660。在一些实施例中，集成电路制备包括至少间接地基于集成电路设计布局图2622执行一个或多个光刻曝光。半导体晶圆2653包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆2653还包括各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)中的一个或多个。

如上所述，通过在两个电源轨之间包括三条平行的导电线的方式，本公开中的集成电路提供简缩布局布置，并且本公开中的集成电路还包括与一些方法相比缩减的布局区域。

在一些实施例中，公开了一种集成电路，集成电路包括第一对电源轨，第一对电源轨在第一层中在第一方向上延伸并且在不同于第一方向的第二方向上彼此分离；导电线组，导电线组与第一对电源轨平行地被布置在第一层中并且被布置在第一对电源轨之间的三条金属轨道中；第一组有源区，第一组有源区在第一方向上延伸并且在第二方向上彼此分离；第一栅极，第一栅极沿着第二方向被布置在不同于第一层的第二层中，同时在布局视图中穿过第一组有源区，其中，第一栅极被配置为由属于第一类型的第一晶体管和属于第二类型的第二晶体管共用；以及第二栅极和第三栅极，第二栅极和第三栅极在第二方向上与第一栅极平行地延伸并且被布置在第二层中，其中，第二栅极被配置为第三晶体管的控制端子，并且第三栅极被配置为第四晶体管的控制端子，第四晶体管的控制端子耦合至第三晶体管的控制端子。在一些实施例中，第二栅极和第三栅极为连续栅极结构的两个部分；其中，集成电路还包括浅槽隔离(STI)区域，浅槽隔离(STI)区域在第一方向上延伸并且被布置在第一组有源区之间；以及栅极通孔组，栅极通孔组耦合在第一栅极、栅极结构和该组导电线之间，其中，该组栅极通孔与浅槽隔离区域重叠。在一些实施例中，集成电路还包括浅槽隔离区域，浅槽隔离区域在第一方向上延伸并且被布置在第一组有源区之间；以及栅极通孔组，栅极通孔组耦合在第一栅极、第二栅极、第三栅极和该组导电线之间，其中，该组栅极通孔与浅槽隔离区域重叠。在一些实施例中，集成电路还包括第二电源轨，第二电源轨被布置在第一对电源轨之间的第一层中；以及第二组有源区，第二组有源区在第一方向上延伸并且被布置在第二电源轨与第一对电源轨中的一个之间；其中，第二栅极和第三栅极为连续栅极结构的两个部分并且在布局视图中穿过第二组有源区，并且栅极结构和第一栅极在第二方向上彼此分离；其中，第二电源轨与第一栅极和栅极结构重叠。在一些实施例中，集成电路还包括浅槽隔离区域，浅槽隔离区域在第一方向上延伸并且被布置在第一组有源区和第二组有源区之间；以及栅极通孔组，栅极通孔组耦合在第一栅极、栅极结构和该组导电线之间，其中，该组栅极通孔与浅槽隔离区域重叠；其中，第一栅极还穿过第二组有源区和浅槽隔离区域，并且栅极结构还穿过第一组有源区和浅槽隔离区域。在一些实施例中，集成电路还包括被布置在第一对电源轨之间的第一层中的第二电源轨；其中，第二栅极和第三栅极位于第二电源轨的相对侧。在一些实施例中，集成电路还包括耦合在第一栅极、第二栅极、第三栅极和导电线组之间的栅极通孔组，其中，该组栅极通孔与第一组有源区中的一个重叠。在一些实施例中，第一对电源轨、导电线组和第一组有源区包括在第一单元中。集成电路还包括第二单元，第二单元具有平行于第一组有源区的第二组有源区；第二对电源轨，第二对电源轨与第一对电源轨中的一个相邻地布置并且在第二方向上彼此分离；以及另导电线组，另导电线组被布置在第二对电源轨之间的三条轨道中。第二对电源轨在布局视图中穿过第一栅极、第二栅极、第三栅极或其组合。

还公开了一种集成电路，集成电路包括第一至第四晶体管，第一至第四晶体管的每一个都包括栅极，其中，第一至第四晶体管中的栅极在第一方向上延伸并且在不同于第一方向的第二方向上彼此分离；多个电源轨，多个电源轨在第二方向上延伸并且在第一方向上彼此分离；以及第导电线组，第导电线组在第二方向上延伸，其中，第导电线组被布置在电源轨之间并且在第一方向上彼此分离。集成电路还包括浅槽隔离区域，浅槽隔离区域在第二方向上延伸并且被布置在电源轨之间，以及多个栅极通孔，多个栅极通孔被布置第一至第四晶体管的栅极上。栅极通孔中的至少两个与浅槽隔离区域重叠。在一些实施例中，集成电路还包括第二组导电线，第二组导电线在第二方向上延伸并且在第一方向上彼此分离，其中，第导电线组被布置在第一区域中，并且第二组导电线被布置在第二区域中，第二区域关于电源轨中的第一轨位于第一区域的相对侧。在一些实施例中，第导电线组和第二组导电线被布置在第二区域中的三条轨道中。在一些实施例中，第三晶体管的栅极和第四晶体管的栅极穿过第一区域和第二区域。在一些实施例中，第三晶体管的栅极和第四晶体管的栅极通过第二组导电线中的一个耦合在一起。在一些实施例中，第一至第四晶体管中的至少一个和第一至第四晶体管中的其他晶体管被布置在电源轨中的第一轨的相对侧；其中，电源轨中的第一轨与第一至第四晶体管的栅极在布局视图中重叠。在一些实施例中，布置在第一区域中的第一至第四晶体管中的两个被配置为第一对互补晶体管，并且被布置在不同于第一区域的第二区域中的第一至第四晶体管中的另外两个被配置为第二对互补晶体管；其中，第一区域和第二区域位于电源轨中的第一轨的相对侧。在一些实施例中，集成电路还包括多个有源区，多个有源区包括在第一至第四晶体管中，其中，栅极通孔中的至少两个与有源区中的一个重叠。

还公开了一种方法，包括下列操作：形成在第一方向上延伸的多个有源区；形成在不同于第一方向的第二方向上延伸的多个栅极；在栅极上形成第栅极通孔组，其中，第栅极通孔组与有源区重叠；形成第一对电源轨，第一对电源轨在第一方向上延伸，与栅极重叠并且在第二方向上彼此分离；以及形成第导电线组，第导电线组被布置在第一对电源轨之间的三条金属轨道中。在一些实施例中，方法还包括形成多个浅槽隔离区域，浅槽隔离区域在第一方向上延伸并且被布置在有源区之间；以及在栅极上形成第二组栅极通孔，其中，第二组栅极通孔与浅槽隔离区域重叠。在一些实施例中，方法还包括形成与第一对电源轨相邻的第二对电源轨；以及形成第二组导电线，第二组导电线被布置在第二对电源轨之间的三条轨道中。第一对电源和第二对电源轨包括在集成电路中的不同单元中。在一些实施例中，形成第导电线组包括在三条金属轨道中的一条中形成彼此分离的两条导电线而不使用掩模。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本公开的各方面。本领域普通技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、替换以及改变。