具体实施方式

本公开的各种实施例针对可以检测在存储器设备中发生的缺陷的存储器设备及其操作方法。

图1是图示了根据本公开的实施例的存储器设备的图。

参考图1，存储器设备1100可以包括存储器单元阵列100，其中可以存储数据；以及外围电路110，其可以执行存储器单元阵列100的编程操作、读取操作或擦除操作。

存储器单元阵列100可以包括多个存储器块，每个存储器块包括非易失性存储器单元。局部线LL可以耦合到每个存储器块，并且位线BL可以共同耦合到存储器块。

外围电路110可以包括控制逻辑111、电压发生器112、行解码器113、页缓冲器组114、列解码器115、以及输入/输出电路116。

控制逻辑111可以响应于命令CMD和地址ADD而控制电压发生器112、行解码器113、页缓冲器组114、列解码器115、以及输入/输出电路116。例如，控制逻辑111可以响应于命令CMD而输出操作信号OPS和页缓冲器控制信号PBSIG，并且可以响应于地址ADD而输出行地址RADD和列地址CADD。控制逻辑111可以包括响应于命令CMD而执行各种操作的软件、以及输出各种操作所需的信号的硬件。也就是说，控制逻辑111可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑111可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。在本实施例中，控制逻辑111可以控制外围电路110，使得当响应于擦除命令CMD而执行擦除操作时，执行缺陷检测操作。

电压发生器112可以将操作电压供应给字线和源极线。例如，电压发生器112可以响应于操作信号OPS而生成编程操作、读取操作或擦除操作所需的操作电压Vop，并且可以将所生成的电压选择性地输出到字线和源极线。例如，电压发生器112可以生成并输出操作电压Vop，诸如编程电压、读取电压、擦除电压和通过电压。

响应于行地址RADD，行解码器113可以通过局部线LL将操作电压Vop传送到选择存储器块。

页缓冲器组114可以包括耦合到位线BL的多个页缓冲器。页缓冲器组114可以通过经由位线BL接收依据选择的存储器单元改变的电压或电流来存储数据。例如，页缓冲器组114可以在编程操作或读取操作期间响应于页缓冲器控制信号PBSIG而临时存储数据。

列解码器115可以响应于列地址CADD而在页缓冲器组114与输入/输出电路116之间传送数据。

输入/输出电路116可以从外部设备接收命令CMD和地址ADDR，并且可以将命令CMD和地址ADD传输到控制逻辑111。输入/输出电路116可以在编程操作期间向列解码器115传输从外部设备接收的数据DATA，并且可以在读取操作期间将从列解码器115接收的数据DATA输出到外部设备。

图2是详细图示了图1所图示的存储器单元阵列的图。

参考图2，当存储器单元阵列100包括以3D结构形成的存储器块BLK1至BLKn时，存储器块BLK1至BLKn可以沿Y方向布置。Y方向可以是位线(例如，图1的BL)延伸的方向。

尽管在图2中存储器单元阵列100被图示了具有包括一个平面的结构，但是存储器单元阵列100还可以包括多个平面。当存储器单元阵列100包括多个平面时，多个平面可以沿X方向布置，并且平面中的每个平面中包括的存储器块可以沿Y方向而被布置在对应平面内。

图3是详细图示了图2所图示的存储器块的图。

参考图3，存储器单元阵列100可以包括多个存储器块BLK1至BLKn。在图3中，为了更好地理解，图示了第一存储器块BLK1的内部配置，并且其余块BLK1至BLKn的配置可以与第一存储器块BLK1的配置相同。

第一存储器块BLK1可以包括多个串ST11至ST1n和ST21至ST2n。串ST11至ST1n和ST21至ST2n中的每个串可以沿着垂直方向(例如，Z方向)延伸。在第一存储器块BLK1中，n个串可以沿行方向(例如，X方向)布置。尽管在图3中两个串被图示为沿列方向(例如，Y方向)布置，但是为了便于描述而给出了本实施例，并且在其他实施例中，三个或更多个串可以沿列方向(例如，Y方向)布置。

串ST11至ST1n和ST21至ST2n中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第m存储器单元MCm、以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可以耦合在源极线SL与存储器单元MC1至MCm之间。布置在同一行中的串的源极选择晶体管可以耦合到同一源极选择线。布置在第一行中的串ST11至ST1n的源极选择晶体管可以耦合到第一源极选择线SSL1。布置在第二行中的串ST21至ST2n的源极选择晶体管可以耦合到第二源极选择线SSL2。在一个实施例中，第二源极选择线SSL2可以耦合到第一源极选择线SSL1或与第一源极选择线SSL1解耦。在其他实施例中，串ST11至ST1n和ST21至ST2n的源极选择晶体管可以共同耦合到单个源极选择线。

每个串中的第一存储器单元MC1至第m存储器单元MCm可以串联耦合在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第m存储器单元MCm的栅极可以分别耦合到第一字线WL1至第m字线WLm。

在一个实施例中，第一存储器单元MC1至第m存储器单元MCm中的一些存储器单元可以用作伪存储器单元。伪存储器单元是指其中未存储有效数据的单元，可以用于稳定控制串的电压或电流。因为伪存储器单元是通常使用的单元，所以省略其详细描述。

包括在沿X方向布置的不同串中并且耦合到同一字线的存储器单元组可以是一个页(PG)。在该存储器设备中，编程操作、读取操作和验证操作中的每个操作可以基于页来执行。例如，在编程操作期间执行的验证操作可以基于页来执行，并且在擦除操作期间执行的验证操作可以基于存储器块或基于页来执行。

每个串的漏极选择晶体管DST可以耦合在对应位线与存储器单元MC1至MCm之间。沿行方向布置的串的漏极选择晶体管DST可以耦合到沿着行方向延伸的漏极选择线。第一行中的串ST11至ST1n中包括的漏极选择晶体管DST可以耦合到第一漏极选择线DSL1，第二行中的串ST21至ST2n中包括的漏极选择晶体管DST可以耦合到第二漏极选择线DSL2。

根据本实施例的缺陷检测操作可以在擦除操作期间执行，并且可以在耦合到不同漏极选择线的串中基于字线来执行。进一步地，在本公开的其他实施例中，缺陷检测操作可以基于串来执行。稍后，对详细的缺陷检测操作进行详细描述。

图4是图示了具有多堆叠结构的存储器块的图。

参考图4，具有多堆叠结构的存储器块可以具有其中第二堆叠2STA堆叠在第一堆叠1STA的顶部上的结构。第一堆叠1STA和第二堆叠2STA可以基于制造存储器块的方法来通过结构差而彼此区分开。

第一堆叠1STA可以包括第一字线WL1至第六字线WL6，该第一字线WL1至第六字线WL6彼此堆叠，同时沿着Z方向彼此隔开；以及第一垂直插塞1PLG，其垂直贯穿第一字线WL1至第六字线WL6。第一垂直插塞1PLG可以形成在垂直贯穿第一字线WL1至第六字线WL6的第一垂直孔1VH中。因为每个第一垂直孔1VH通过顺序对第一字线WL1至第六字线WL6的各部分进行蚀刻形成，所以随着第一堆叠1STA的厚度更厚或者随着堆叠的字线的数目更多，第一垂直孔1VH的上部和下部的宽度之间的差可能会出现。例如，随着形成第一垂直孔1VH的蚀刻过程所需的时间增加，第一垂直孔1VH的上部暴露于蚀刻气体的时间变得比第一垂直孔1VH的下部的时间更长。因此，第一垂直孔1VH的上部的宽度W2可以形成为大于第一垂直孔1VH的下部的宽度W1。

因为存储器单元形成在每个第一垂直插塞1PLG中，所以第一垂直孔1VH的宽度也会影响存储器单元的尺寸。例如，参考每个第一垂直插塞1PLG的X-Y段40，第一垂直插塞1PLG可以包括在其中形成为圆柱形的间隙填充材料GF，并且可以包括顺序围合间隙填充材料GF的周围的沟道层CL和存储器层MR。沟道层CL可以是其中在第一垂直插塞1PLG中形成沟道并且其中电子或电荷可以移动通过沟道的层。存储器层MR可以是其中存储数据的层，并且可以包括顺序围合沟道层CL的隧道绝缘层TO、电荷阱层CT、以及阻挡层BK。

因此，存储器单元的尺寸依据第一垂直孔1VH的宽度而被确定，并且具有不同尺寸的存储器单元可以具有不同的电特性。

第二堆叠2STA可以形成在包括第一垂直孔1VH的第一堆叠1STA的顶部上。例如，第二堆叠2STA可以包括依次堆叠在形成有第一垂直孔1VH的第一堆叠1STA的顶部上的第七字线WL7至第十二字线WL12、以及垂直贯穿第七字线WL7至第十二字线WL12的第二垂直插塞2PLG。第二垂直插塞2PLG可以形成在垂直地贯穿第七字线WL7至第十二字线WL12的第二垂直孔2VH中。因为每个第二垂直孔2VH通过顺序对第七字线WL7至第十二字线WL12的各部分进行蚀刻而被形成，所以随着第二堆叠2STA的厚度更厚或随着堆叠的字线的数目更多，第二垂直孔2VH的上部和下部的宽度之间可能会出现差。尽管第二垂直孔2VH的下部耦合到对应第一垂直孔1VH的上部，但是第二垂直孔2VH的下部的宽度与第一垂直孔1VH的宽度类似，并且因此第一垂直孔1VH和第二垂直孔2VH彼此接触的区域中可能会出现宽度差。例如，当第二垂直孔2VH的下部的宽度是第三宽度W3时，第三宽度W3可以小于第二宽度W2。此外，因为第二堆叠2STA的上部的宽度可以形成为大于第二堆叠2STA的下部的宽度W3，所以第二堆叠2STA的上部的第四宽度W4可以大于第三宽度W3。

存储器单元可以在编程操作中捕获电子，并且可以在擦除操作中释放电子，因此，随着重复对存储器单元进行的编程操作和擦除操作，存储器单元的物理特性可能劣化。例如，当存储器单元的存储器层ML的物理特性劣化时，在擦除操作期间不会释放存储器单元中捕获的任何电子。随着以这种方式捕获的电子的数目增加，对存储器单元进行的编程操作或擦除操作的速度可能逐渐减小。在本实施例中，这种现象可以被定义为电特性的劣化。

如上文所描述的，由于制造工艺的特点，第一垂直插塞1PLG和第二垂直插塞2PLG的宽度之间可能会出现差，并且形成在相应堆叠的下部中的垂直插塞的宽度可以形成为小于形成在相应堆叠的上部中的垂直插塞的宽度。例如，在第一堆叠1STA中，假设贯穿形成有第一字线WL1的区域的第一垂直插塞1PLG具有第一宽度W1，则贯穿形成有第六字线WL6的区域的第一垂直插塞1PLG的第二宽度W2可以大于第一宽度W1。在第二堆叠2STA中，假设贯穿形成有第七字线WL7的区域的第二垂直塞2PLG的第三宽度W3小于第二宽度W2，则贯穿形成有第十二字线WL12的区域的第二垂直插塞2PLG的第四宽度W4可以大于第三宽度W3。第一宽度W1和第三宽度W3可以依据制造方法彼此不同或相同，并且第二宽度W2和第四宽度W4也可以根据制造方法彼此不同或相同。

可以基于特定区域中形成的垂直插塞的宽度来调整其中发生缺陷的可能性很大的区域。例如，当具有较大宽度的区域42a或42b被设置为参考区域时，具有相对较小宽度的区域41a或41b可以被设置为缺陷检测目标。相比之下，当具有较小宽度的区域41a或41b被设置为参考区域时，具有相对较大宽度的区域42a或42b可以被设置为缺陷检测目标。进一步地，当每个堆叠1STA或2STA的中间区域被设置为参考区域时，宽度小于或大于参考区域的宽度的区域41a、42a、41b或42b可以被设置为缺陷检测目标。

尽管在图4中图示了具有多堆叠结构的存储器块，但是本实施例也可以应用于具有单堆叠结构的存储器块。

图5至图7是图示了根据本公开的实施例的缺陷检测操作的图。

图5是图示了缺陷检测操作的实施例的流程图，图6是图示了根据本公开的实施例的块检测操作的图，并且图7是图示了擦除验证电压和缺陷验证电压的图。

参考图5至图7，在已经执行了擦除操作之后，可以执行本公开实施例中的缺陷检测操作。例如，在步骤S51处，控制逻辑(例如，图1的111)可以响应于擦除命令和地址而对选择的存储器块执行块擦除操作(BLK ERASE操作)。本文中，擦除操作表示从擦除参考电压降低包括在选择的存储器块中的所有存储器单元的阈值电压的操作。例如，通过向耦合到选择的存储器块的所有字线施加擦除准许电压(例如，接地电压)并且向形成有选择的存储器块的体或耦合到选择的存储器块的源极线或位线施加擦除电压，可以执行擦除操作。擦除电压可以被设置为正电压，以减小经编程的存储器单元的阈值电压。

在已经将擦除电压施加到选择的存储器块达预先确定的时间段之后，在步骤S52处，可以对选择存储器块执行块验证操作(BLK VERIFY操作)。

参考图6，可以同时对已经对其执行了擦除操作的选择的存储器块中的所有存储器单元执行块验证操作S52。例如，当第一字线WL1至第十二字线WL12耦合到第十一串ST11至第101串ST101时，可以对形成在其中第十一串ST11至第101串ST101与第一字线WL1至第十二字线WL12相交的区域中的所有存储器单元执行块验证操作S52。例如，通过将串的所有沟道预先充电到正电压并且将块验证电压施加到耦合到选择的存储器块的所有字线WL1至WL12，可以执行块验证操作。本文中，块验证电压可以是用于确定对其执行了块擦除操作的选择的存储器块中包括的存储器单元的阈值电压是否已经减小到处于擦除状态的阈值电压的电压。例如，块验证电压可以被设置为低于0V的电压。

参考图7，块验证电压VFblk可以是被设置为将阈值电压与编程状态下的阈值电压区分开的电压。在块验证操作期间，当选择的存储器块中包括的所有存储器单元的阈值电压变得低于块验证电压VFblk时，块验证操作S52可以通过。在块验证操作期间，当检测到其阈值电压高于块验证电压VFblk的至少一个存储器单元时，块验证操作S52可能失败。

返回参考图5，在步骤S52处，当块验证操作已经失败时(在FAIL的情况下)，在步骤S53处，控制逻辑111可以确定擦除操作的数目(即，ERASE COUNT)是否小于最大擦除操作数目，也就是说，最大擦除计数MAXc。例如，擦除操作数目ERASE COUNT可以是向选择的存储器块的体施加擦除电压到次数、向耦合到选择的存储器块的源极线施加擦除电压的次数、或向耦合到选择的存储器块的位线施加擦除电压的次数。最大擦除计数MAXc可以是在存储器设备中被设置为默认值的次数，并且可以被设置为防止无限执行擦除操作。

在步骤S53处，当擦除计数ERASE COUNT小于最大擦除计数MAXc(在YES的情况下)时，可以重新执行块擦除操作S51。当重新执行块擦除操作时，擦除电压可以被设置为高于先前电压的电压。

在步骤S53处，当擦除计数ERASE COUNT等于或大于最大擦除计数MAXc(在NO的情况下)时，在步骤S54，选择的存储器块可以被处理为坏块(BAD BLK)。

在步骤S52处，当块擦除操作已经通过时，在步骤S55处，可以对选择存储器块执行缺陷检测操作。

可以以与块验证操作S52类似的方式执行缺陷检测操作S55，但是要施加到选择的存储器单元和选择的字线的电压可以不同于在步骤S52处施加的电压。例如，可以对包括在选择的存储器块中的选择的存储器单元执行缺陷检测操作S55。也就是说，缺陷检测操作S55可以基于页来执行，而无需对选择的存储器块中包括的所有存储器单元执行。本文中，尽管缺陷检测操作S55基于页来执行，但是它可以在一些选择的页执行，而无需对选择的存储器块中包括的所有页执行。例如，可以在选择的存储器块中对与参考区域相比较在物理结构上具有差的选择的页选择性地执行缺陷检测操作S55。

在步骤S55处，当缺陷检测操作S55已经通过时(在PASS的情况下)，可以终止擦除选择的存储器块的操作和缺陷检测操作。在步骤S55处，当缺陷检测操作已经失败时(在FAIL的情况下)，在步骤S54处，选择的存储器块可以被处理为坏块。例如，尽管对在其上发生缺陷增长的可能性很大的页的块验证操作S52已经通过，但是该页可以被确定为已经在随后被重新执行的验证操作期间失败。也就是说，在缺陷检测操作S55中选择的页中包括的存储器单元在缺陷检测操作S55中失败的可能性可能很大。尽管可以以各种方式执行缺陷检测操作S55，但是在本实施例中，可以选择性地对其中检测到缺陷的可能性很大的页或串执行该缺陷检测操作S55。下文对缺陷检测操作S55中选择的页或串进行描述。

图8至图10是图示了根据本公开的实施例的对选择的页执行的检测操作的图。

参考图8，在缺陷检测操作S55期间，可以选择与选择的存储器块中包括的垂直插塞的宽度最小的区域相对应的页41a和41b。参考图4所图示的存储器块的段，在第一字线WL1所耦合的页41a和第七字线WL7所耦合的页41b中，垂直插塞的宽度被形成为最小，从而可以对耦合到第一字线WL1和第七字线WL7的存储器单元执行缺陷检测操作S55。

在缺陷检测操作S55期间，缺陷验证电压可以施加到选择的第一字线WL1和第七字线WL7，并且通过电压可以施加到其余的字线。本文中，缺陷验证电压(例如，图7的VFdf)可以被设置为等于块验证电压(例如，图7的VFblk)的电压或低于块验证电压VFblk的电压。通过电压可以被设置为使得能够接通耦合到其余的字线的存储器单元并且高于块验证电压VFblk的电压。

可以对选择的页同时执行缺陷检测操作S55，或可以在顺序选择页的同时执行。为了缩短操作时间，可以对选择的页同时执行缺陷检测操作S55。也就是说，在选择的存储器块中包括的多个页中，可以仅选择性地验证发生缺陷的可能性最大的页，从而可以缩短操作时间，同时可以提前检测到增长缺陷。本文中，增长缺陷表示在制造存储器设备的步骤处未检测到的、但是随着编程操作和擦除操作的数目增加通过逐渐劣化存储器块的电特性而可能导致坏块的缺陷。

参考图9，可以对形成在垂直插塞的宽度最小的区域中的页41a和41b和一个接一个地包括在第十一串ST11至第101串ST101中的不同页中的存储器单元执行缺陷检测操作S55。例如，一个接一个地包括在第十一串ST11至第101串ST101中的不同页中的存储器单元可以包括在除了形成在其中存储器单元的尺寸最小的区域中的页41a和41b之外的其余的页中，并且可以从每一页中选择一个串中包括的单元。例如，可以选择耦合到第一字线WL1的所有存储器单元，并且可以从耦合到第二字线WL2的存储器单元中仅选择第21串ST21中包括的存储器单元。可以从耦合到第三字线WL3的存储器单元中仅选择第31串ST31中包括的存储器单元。可以对以这种方式选择的存储器单元执行缺陷检测操作。可以依据对整个对应页的验证结果来确定耦合到第一字线WL1和第七字线WL7的存储器单元已经通过或失败，但是依据耦合到对应串的页缓冲器中的结果数据，从中仅选择一个存储器单元的每个页可以被确定为已经通过或失败。

参考图10，在缺陷检测操作S55期间，可以选择垂直插塞的宽度最小的页41a和41b以及垂直插塞的宽度最大的页42a和42b。可替代地，可以从彼此相邻的页中选择垂直插塞的宽度之间的差最大的页。

例如，参考图4的段，当在第六字线WL6所耦合的页42a中，垂直插塞具有第二宽度W2，而在第七字线WL7所耦合的页41b中，垂直插塞具有第三宽度W3，则第二宽度W2和第三宽度W3之间的差在选择的存储器块中最大，因此可以对对应页执行缺陷检测操作S55。

图11是图示了具有多堆叠结构的存储器块的示例的图。

参考图11，即使在垂直方向(例如，Z方向)上堆叠的堆叠数目大于图4的多堆叠结构的堆叠的数目的存储器块中，可以依据垂直插塞的宽度来选择用于缺陷检测操作的页。例如，在其中第一堆叠1STA形成在衬底(未图示)上并且第二堆叠2STA至第四堆叠4STA顺序堆叠在第一堆叠1STA上的存储器块中，垂直插塞PLG的宽度之间的差大的区域的数目可能增加。例如，可以在垂直插塞PLG的宽度狭窄的区域中形成第一字线WL1、第七字线WL7、第十三字线WL13和第十九字线WL19分别耦合到的页NPG1、NPG2、NPG3和NPG4。进一步地，可以在垂直插塞的宽度宽的区域中形成第六字线WL6、第十二字线WL12、第十八字线WL18和第24字线WL24分别耦合到的页LPG1、LPG2、LPG3和LPG4。

图12和图13是图示了对选自图11所图示的存储器块的页执行的检测操作的图。

参考图12，其中垂直插塞(例如，图11的PLG)的宽度最小的页NPG1至NPG4以及与页NPG1至NPG4相邻的页NPG1a至NPG4a可以被设置为组。也就是说，因为增长缺陷甚至在垂直插塞的宽度最小的区域中的与页NPG1至NPG4相邻的页NPG1a至NPG4a中发生的可能性很大，所以垂直插塞的宽度最小的区域和与其相邻的区域中形成的页可以在缺陷检测操作期间被选择为组GR1至GR4。例如，第一组GR1可以包括耦合到第一字线WL1和第二字线WL2的页NPG1和NPG1a，第二组GR2可以包括耦合到第七字线WL7和第八字线WL8的页NPG2和NPG2a，第三组GR3可以包括耦合到第十三字线WL13和第十四字线WL14的页NPG3和NPG3a，并且第四组GR4可以包括耦合到第十九字线WL19和第二十字线WL20的页NPG4和NPG4a。

在缺陷检测操作S55期间，可以同时选择或者可以顺序选择第一组GR1至第四组GR4。当在同时选择第一组GR1至第四组GR4时第一组GR1至第四组GR4中的至少一个组中缺陷检测操作已经失败时，选择的存储器块可以被处理为坏块。可替代地，当在顺序选择第一组GR1至第四组GR4的情况下对第一组GR1进行的缺陷检测操作已经通过时，可以对第二组GR2执行缺陷检测操作。当对第二组GR2进行的缺陷检测操作已经失败时，可以省略对第三组GR3和第四组GR4的缺陷检测操作，并且选择的存储器块可以被处理为坏块。也就是说，仅当对选择的存储器块中的选择的页进行的所有缺陷检测操作均已经通过时，选择的存储器块才不会被处理为坏块。

参考图13，包括在垂直插塞(例如，图11的PLG)的宽度之间的差最大的区域中的页可以被选择为组。形成在垂直插塞的宽度最小的区域和垂直插塞的宽度最大的区域中的页可以是单个组，其中这些区域彼此相邻。参考图11所图示的段，因为贯穿设置在第一堆叠1STA的最上部中的第六字线WL6与设置在第二堆叠2STA的最下部中的第七字线WL7的垂直插塞PLG的宽度之间的差较大，所以耦合到第六字线WL6的页LPG1和耦合到第七字线WL7的页NPG2可以被设置为第一组GR1。以这种方式，耦合到第十二字线WL12和第十三字线WL13的页LPG2和NPG3可以被设置为第二组GR2，并且耦合到第十八字线WL18和第十九字线WL19的页LPG3和NPG4可以被设置为第三组GR3。

在缺陷检测操作S55期间，可以同时选择或可以顺序选择第一组GR1至第三组GR3。在缺陷检测操作S55期间，缺陷验证电压VFdf可以施加到耦合到一个或多个选择的组的字线，并且通过电压可以施加到未选择的字线。当对第一组GR1至第三组GR3的所有缺陷检测操作均已经通过时，可以终止对选择存储器块进行的缺陷检测操作，而当对第一组GR1至第三组GR3中的至少一个组进行的缺陷检测操作已经失败时，则选择的存储器块可以被处理为坏块。

图14是图示了根据本公开的实施例的缺陷检测操作的图。

参考图14，在步骤S141处，控制逻辑(例如，图1的111)可以响应于擦除命令和地址而对选择的块执行块擦除操作。本文中，擦除操作表示从擦除参考电压降低选择的存储器块中包括的所有存储器单元的阈值电压的操作。例如，通过向耦合到选择的存储器块的所有字线施加擦除准许电压(例如，接地电压)并且向形成有选择的存储器块的体或耦合到选择的存储器块的源极线或位线施加擦除电压，可以执行擦除操作。

在已经将擦除电压施加到选择的存储器块达预先确定的时间段之后，可以在步骤S142处执行对选择的存储器块进行的块验证操作。

可以对已经对其执行了擦除操作的选择存储器块中包括的所有存储器单元同时执行块验证操作S142。例如，通过向耦合到选择的存储器块的所有字线施加块验证电压，可以执行块验证操作S142。本文中，块验证电压可以是用于确定对其执行了块擦除操作的选择存储器块中包括的存储器单元的阈值电压是否已经减小到处于擦除状态的阈值电压的电压。例如，块验证电压可以被设置为低于0V的电压以便将阈值电压与编程状态下的阈值电压区分开。

在块验证操作S142期间，当选择的存储器块中包括的所有存储器单元的阈值电压变得低于块验证电压时，块验证操作S142可能通过。当在块验证操作S142期间，当检测到其阈值电压高于块验证电压的至少一个存储器单元时，块验证操作S142可能失败。

在步骤S142处，当块验证操作已经失败时(在FAIL的情况下)，在步骤S143处，控制逻辑111可以确定擦除操作的数目(也就是说，ERASE COUNT)是否小于最大擦除操作数目，也就是说，最大擦除计数MAXc。例如，擦除操作数目ERASE COUNT可以是向选择的存储器块的体施加擦除电压的次数、向耦合到选择存储器块的源极线施加擦除电压的次数、或向耦合到选择存储器块的位线施加擦除电压的次数。最大擦除计数MAXc可以是在存储器设备中被设置为默认值的次数，并且可以被设置为防止无限执行擦除操作。

在步骤S143处，当ERASE COUNT小于最大擦除计数MAXc时(在YES的情况下)，可以重新执行块擦除操作S141。当重新执行块擦除操作时，擦除电压可以被设置为高于先前电压的电压。

在步骤S143处，当ERASE COUNT等于或大于最大擦除计数MAXc(在NO的情况下)时，在步骤S144处，选择的存储器块可以被处理为坏块。

在步骤S142处，当块擦除操作已经通过时，在步骤S145处，可以执行对选择的存储器块进行的缺陷检测操作。

因为可以对选择的存储器块中包括的选择的存储器单元执行缺陷检测操作S145，并且可以以与前述实施例相同的方式执行，所以省略了其重复描述。

在步骤S145处，当缺陷检测操作S145已经通过时(在PASS的情况下)，在步骤S146处，可以执行增加选择的存储器块中包括的漏极选择晶体管和源极选择晶体管的阈值电压的软编程操作。例如，在软编程操作S146期间，可以选择耦合到选择的存储器块的漏极选择性和源极选择线，并且通过向选择的漏极选择性和选择的源极选择线施加软编程电压，可以执行软编程操作S146。本文中，可以向耦合到选择的存储器块的所有字线施加通过电压。此外，当伪单元被包括在选择的存储器块中时，在软编程操作S146期间，伪单元的阈值电压也有可能增加。

图15是图示了根据本公开的实施例的包括存储器设备的存储器系统的实施例的图。

参考图15，存储器系统1000可以包括多个存储器设备1100，其存储数据；以及控制器1200，其执行存储器设备1100与主机2000之间的通信。

存储器设备1100中的每个存储器设备可以是前述实施例中所描述的存储器设备。

存储器设备1100可以通过多个系统沟道sCH耦合到控制器1200。例如，多个存储器设备1100可以耦合到一个系统沟道sCH，并且多个系统沟道sCH可以耦合到控制器1200。

控制器1200可以在主机2000与存储器设备1100之间执行通信。控制器1200可以响应于来自主机2000的请求而控制存储器设备1100，或者可以执行后台操作以提高存储器设备1100的性能，而与来自主机2000的请求无关。

主机2000可以生成用于各种操作的请求，并且可以将所生成的请求输出到存储器系统1000。例如，请求可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求、用于控制擦除操作的擦除请求等。主机2000可以通过诸如外围部件互连快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、非易失性存储器快速(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)、或集成驱动电子器件(IDE)之类的各种接口与存储器系统1000进行通信。

图16是图示了根据本公开的实施例的包括存储器设备的存储器系统的实施例的图。

参考图16，存储器系统可以被实现为存储器卡70000。存储器卡70000可以包括存储器设备1100、控制器1200、以及卡接口7100。

控制器1200可以控制存储器设备1100与卡接口7100之间的数据交换。在一个实施例中，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。

卡接口7100可以根据主机60000的协议在主机60000与控制器1200之间接口数据交换。在一个实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。本文中，卡接口7100可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件、或者卡接口7100所支持的信号传输方法。

当存储器系统70000耦合到诸如PC、平板电脑、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在主机60000的微处理器(μP)6100的控制下通过卡接口7100和控制器1200执行与存储器设备1100的通信。

本公开内容旨在检测在存储器设备的操作期间发生在存储器设备中的缺陷，从而即使在包括该存储器设备的产品已经运送之后，也检测到发生在该存储器设备中的缺陷。