具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

下面将结合附图，对本申请实施例中的技术方案进行描述。

需要说明的是，为便于说明，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。

相关技术的低温多晶氧化物(LTPO)驱动基板包括低温多晶硅薄膜晶体管(简称LTPS薄膜晶体管)及铟镓锌氧化物薄膜晶体管(简称IGZO薄膜晶体管)，但是，铟镓锌氧化物薄膜晶体管价格昂贵，原材料镓为稀有金属，地球存储量低，铟为有毒元素，制备过程中对环境污染大。

请参见图1，本申请实施例提供一种驱动基板100，其包括：第一薄膜晶体管10，所述第一薄膜晶体管10包括第一有源层11，所述第一有源层11包括锌锡氧化物层；以及第二薄膜晶体管30，所述第二薄膜晶体管30与所述第一薄膜晶体管10间隔设置且电连接，所述第二薄膜晶体管30包括第二有源层31，所述第二有源层31包括低温多晶硅层。

可选地，所述驱动基板100可以为但不限于为低温多晶氧化物驱动基板100(简称LTPO驱动基板)。

可选地，第一薄膜晶体管10可以为但不限于为非晶金属氧化物薄膜晶体管，例如锌锡氧化物薄膜晶体管(简称ZTO薄膜晶体管)。第一薄膜晶体管10可以为但不限于为顶栅结构、底栅结构或双栅结构中的一种或多种。所述第一薄膜晶体管10的数量可以为一个或多个，本申请不作具体限定。

可选地，第二薄膜晶体管30可以为但不限于为低温多晶硅薄膜晶体管(简称LTPS薄膜晶体管)。第二薄膜晶体管30可以为但不限于为顶栅结构、底栅结构或双栅结构中的一种或多种。所述第二薄膜晶体管30的数量可以为一个或多个，本申请不作具体限定。当第一薄膜晶体管10和第二薄膜晶体管30均为多个时，可以部分第一薄膜晶体管10与第二薄膜晶体管30电连接，部分第一薄膜晶体管10与第一薄膜晶体管10电连接，部分第二薄膜晶体管30与第二薄膜晶体管30电连接。

本申请实施例的驱动基板100包括第一薄膜晶体管10，所述第一薄膜晶体管10包括第一有源层11，所述第一有源层11包括锌锡氧化物层；以及第二薄膜晶体管30，所述第二薄膜晶体管30与所述第一薄膜晶体管10间隔设置且电连接，所述第二薄膜晶体管30包括第二有源层31，所述第二有源层31包括低温多晶硅层。由此，本申请实施例的低温多晶硅氧化物驱动基板100相较于包括IGZO薄膜晶体管的驱动基板100，不包括有毒元素铟，可以降低制备时对环境的污染，无需使用金属镓，具有更低的成本，同时，又具有稳定的低刷新率、较低的功耗、以及低漏电性能。

可选地，第一有源层11可以采用射频磁控溅射进行制备，第一有源层11的厚度为38nm至42nm；具体地，可以为但不限于为38nm、39nm、40nm、41nm、42nm等。当第一有源层11太厚时，则使得第一薄膜晶体管10的亚阈值斜率(SS)增加(SS越大，越不利)，当第一有源层11太薄时，则使得第一薄膜晶体管10的载流子迁移率下降。

可选地，所述锌锡氧化物层包括锌氧化物和锡氧化物，所述锌氧化物和锡氧化物的摩尔比为1.5:1至2.5:1；具体地，可以为但不限于为1.5:1、1.6:1、1.7:1、1.8:1、1.9:1、2：1、2.1:1、2.2:1、2.3:1、2.4:1、2.5:1等。当锌氧化物和锡氧化物的摩尔比高于2.5:1时，则使得ZTO薄膜晶体管的载流子迁移率增加，但是，ZTO薄膜晶体管的稳定性差，开关特性不好，且容易漏电；当锌氧化物和锡氧化物的摩尔比低于1.5:1时，则使得ZTO薄膜晶体管的载流子迁移率降低，开关电流变小，ZTO薄膜晶体管无法开启。可选地，所述锌氧化物和锡氧化物的摩尔比为2:1，当锌氧化物和锡氧化物的摩尔比处于这个范围值时，形成的第一有源层11最致密，内部缺陷最少，制得的ZTO薄膜晶体管的性能最好。

请一并参见图2，在一些实施例中，所述第一薄膜晶体管10还包括衬底101、第一栅极13、第一栅介质层15、第一源极17及第一漏极19；所述第一栅极13设置于所述衬底101的一侧，用于接入栅极信号；所述第一栅介质层15设置于所述第一栅极13的表面，所述第一有源层11设置于所述第一栅介质层15远离所述第一栅极13的表面且与所述第一栅极13对应设置，所述第一源极17和所述第一漏极19位于所述第一有源层11远离所述衬底101的一侧，所述第一源极17和所述第一漏极19间隔设置且分别与所述第一有源层11电连接，第一源极17或第一漏极19与所述第二薄膜晶体管30电连接，所述第一源极17用于接入低电平，所述第一漏极19用于接入高电平。本申请术语“对应”两个部分在衬底101上正投影至少部分重叠，例如，完全重合、或者部分重合、或者一个的正投影落在另一个的正投影中。

可选地，衬底101可以包括但不限于包括砷化镓、氮化镓、二氧化硅等中的一种或多种。

可选地，第一栅极13可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种，本申请不作具体限定。在本申请的实施例中，所述第一栅极13为钼电极。

可选地，第一栅极13的厚度为140nm至280nm；具体地，可以为但不限于为140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm、240nm、260nm、270nm、180nm等。当第一栅极13太薄时，栅极漏电流增加，容易发生击穿，当第一栅极13太厚时，载流子迁移率降低，亚阈值斜率稳定性恶化。

可选地，第一栅介质层15可以为但不限于为二氧化硅、二氧化钛等中的一种或多种，本申请不作具体限定。

可选地，所述第一栅介质层15的厚度为130nm至150nm；具体地，可以为但不限于为130nm、133nm、135nm、138nm、140nm、142nm、145nm、148nm、150nm等。当第一栅介质层15的厚度处于这个范围时，可以使得第一有源层11导带充分弯折，降低第一栅介质层15对第一栅极13的分压，同时有利于第一栅介质层15靠近第一有源层11的表面的粗糙度的降低。当第一栅介质层15的厚度小于130nm时，则第一栅极13的漏电流增加，第一薄膜晶体管10的关态电流增加，器件不稳定，更容易被击穿；当第一栅介质层15的厚度大于150nm时，第一有源层11前沟道附近的能带弯曲程度减弱，激发出的载流子浓度下降，从而使得载流子迁移率降低，第一栅极13对第一有源层11内部载流子的控制能力减弱，亚阈值斜率增加。

可选地，当所述第一薄膜晶体管10为底栅结构或双栅结构时，所述第一栅极13位于所述第一栅介质层15和所述衬底101之间，所述第一栅介质层15靠近所述第一有源层11的表面的粗糙度为0.1nm至1nm；换言之，所述第一栅介质层15远离所述第一栅极13的表面的粗糙度为0.1nm至1nm。具体地，所述第一栅介质层15靠近所述第一有源层11的表面的粗糙度可以为但不限于为0.1nm、0.2nm、0.4nm、0.5nm、0.6nm、0.8nm、1nm等。当第一栅介质层15靠近第一有源层11的表面的粗糙度处于这个范围时，可以使得第一薄膜晶体管10具有较高的载流子迁移率，却第一栅介质层15与第一有源层11之间界面处的缺陷态含量较低，从而降低对第一有源层11内载流子的捕获。当第一栅介质层15靠近所述第一有源层11的表面的粗糙度小于0.1nm时，工艺条件较为复杂，成本较高，但是对于第一薄膜晶体管10的性能提升影响甚微；当第一栅介质层15靠近所述第一有源层11的表面的粗糙度大于1nm时，会降低散射进而降低载流子的迁移率，此外，还会增加第一栅介质层15与第一有源层11之间界面处的缺陷态含量，使得正负应力稳定性恶化，当第一栅极13长时间施加应力，电学特性，开关特性发生不可逆的恶化，特别是阈值电压发生正向和负向的移动。正负应力变化，导致屏幕偏色，低灰阶mura严重，残影拖影，工号增加等。本申请的粗糙度未特别说明的均指均方根粗糙度(RootMeanSquare，RMS粗糙度)。

可选地，第一源极17和第一漏极19均可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种。在本申请的实施例中，所述第一源极17和第一漏极19均为钼电极。

请一并参见图3，在一些实施例中，当第一薄膜晶体管10为双栅结构时，所述第一薄膜晶体管10还包括第二栅介质层12及第二栅极14，所述第二栅介质层12设置于所述第一有源层11远离所述第一栅极13的表面且对应所述第一有源层11设置，所述第二栅极14设置于所述第二栅介质层12远离所述第一有源层11的表面，用于接入栅极信号。

可选地，第二栅极14可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种，本申请不作具体限定。在本申请的实施例中，所述第二栅极14为钼电极。

可选地，第二栅介质层12可以为但不限于为二氧化硅、二氧化钛等中的一种或多种，本申请不作具体限定。可选地，第二栅介质层12的厚度为140nm至200nm；具体地，可以为但不限于为140nm、150nm、160nm、170nm、180nm、190nm、200nm等。

请再次参见图3，在一些实施例中，第二栅介质层12包括层叠设置的第一子栅介质层121及第二子栅介质层123；第一子栅介质层121相较于第二子栅介质层123靠近第一有源层11设置，第一子栅介质层121的致密性小于第二子栅介质层123的致密性。第一子栅介质层121在较低的温度及功率下生长，第二子栅介质层123在较高的温度及功率下生长，这样制备第一子栅介质层121时，可以降低对第一有源层11界面的轰击作用，第二子栅介质层具有较好的致密性，可以很好的隔绝第一有源层11和第二栅极14。可选地，第一子栅介质层121的厚度为70nm至100nm；具体地，可以为但不限于为70nm、75nm、80nm、85nm、90nm、95nm、100nm等。第二子栅介质层123的厚度为70nm至100nm；具体地，可以为但不限于为70nm、75nm、80nm、85nm、90nm、95nm、100nm等。

请再次参见图1，在一些实施例中，所述第二薄膜晶体管30还包括第三栅极33、第三栅介质层35、第二源极37及第二漏极39；所述第三栅极33设置于所述衬底101的一侧，用于接入栅极信号；所述第三栅介质层35设置于所述第三栅极33的表面，所述第二有源层31设置于所述第三栅介质层35远离所述第三栅极33的表面且与所述第三栅极33对应设置，所述第二源极37和所述第二漏极39位于所述第二有源层31远离所述衬底101的一侧，所述第二源极37和所述第二漏极39间隔设置且分别与所述第二有源层31电连接，第二源极37或第二漏极39与第一源极17或第一漏极19电连接，所述第二源极37用于接入高电平，所述第二漏极39用于接入低电平。应该理解，当第二薄膜晶体管30与第一薄膜晶体管10电连接时，第二源极37与第一源极17电连接；或第二源极37与第一漏极19电连接；或第二漏极39与第一源极17电连接；或第二漏极39与第一漏极19电连接。

可选地，第三栅极33可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种，本申请不作具体限定。在本申请的实施例中，所述第三栅极33为钼电极。可选地，第三栅极33的厚度为220nm至280nm；具体地，可以为但不限于为220nm、230nm、240nm、250nm、260nm、270nm、280nm等。

可选地，第三栅介质层35可以为但不限于为二氧化硅、二氧化钛等中的一种或多种，本申请不作具体限定。可选地，第三栅介质层35的厚度为110nm至150nm；具体地，可以为但不限于为110nm、115nm、120nm、125nm、130nm、135nm、138nm、140nm、145nm、148nm、150nm等。

可选地，第二源极37和第二漏极39均可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种。在本申请的实施例中，所述第二源极37和第二漏极39均为钼电极。

以下对本申请的驱动基板的制备方法做进一步的说明，为了方便描述，以下第一薄膜晶体管均简称为薄膜晶体管或ZTO薄膜晶体管。

请参见图2至图4，本申请实施例还提供一种驱动基板100的制备方法，本实施例的方法可以用于制备本实施例的驱动基板100；所述驱动基板100包括阵列排布的薄膜晶体管，所述薄膜晶体管包括第一栅极13，第一栅介质层15及第一有源层11，所述第一有源层11设置于所述第一栅极13的一侧，且通过所述第一栅介质层15与第一栅极13绝缘设置，所述第一栅极13对应所述第一有源层11设置，所述方法包括：

S201，制备第一栅极13；

可选地，制备第一栅极13包括：

S2011，提供衬底101；

具体地，将衬底101采用去离子水清洗，直至去离子水的电阻率大于或等于7MΩ·cm后，将所述衬底101烘干。可选地，衬底101可以包括但不限于包括砷化镓、氮化镓、二氧化硅等中的一种或多种。在一具体实施例中，所述衬底101为玻璃衬底101。

S2012，在所述衬底101的一侧(例如表面)镀第一栅极层；以及

可选地，采用磁控溅射工艺，在氩气等惰性气体氛围中，在衬底101的一侧沉积第一栅极层。所述磁控溅射的气压为0.1Pa至0.267Pa，具体地，可以为但不限于为0.1Pa、0.15Pa、0.18Pa、0.2Pa、0.25Pa、0.267Pa等。

可选地，磁控溅射的功率与衬底101的尺寸有关，当衬底101尺寸为8寸时，磁控溅射的溅射功率为120W至160W；具体地，可以为但不限于为120W、125W、130W、135W、140W、145W、150W、155W、160W等。

在一具体实施例中，所述第一栅极层为钼层，所述磁控溅射的气压为0.36Pa，所述磁控溅射的功率为80W。

可选地，第一栅极层的厚度为140nm至280nm；具体地，可以为但不限于为140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm、240nm、260nm、270nm、180nm等。当第一栅极层太薄时，制得的第一栅极13漏电流增加，容易发生击穿，当第一栅极层太厚时，载流子迁移率降低，亚阈值斜率稳定性恶化。

S2013，将所述第一栅极层进行刻蚀，以形成所述第一栅极13。

可选地，第一栅极层的刻蚀可以采用黄光工艺进行刻蚀，例如：在衬底101表面涂覆光刻胶，经曝光显影后，留下与第一栅极13对应的部分的光刻胶，再进行刻蚀，最后，采用丙酮、酒精等去除光刻胶，用去离子水清洗烘干。可选地，刻蚀液为酮酸，采用酮酸进行刻蚀可以使得形成的第一栅极13图形更完整，台阶更陡峭。可选地，第一栅极13可以包括但不限于包括钛(Ti)，铝(Al)，钼(Mo)，铜(Cu)，金(Au)等中的一种或多种。

S202，在所述第一栅极13的表面沉淀第一栅介质层15；以及

可选地，采用等离子体增强化学的气相沉积法(Plasma Enhanced ChemicalVapor Deposition，PECVD)，于沉淀温度为300℃至350℃下，以沉淀速度为0.1nm/s至0.5nm/s的速度，沉淀第一栅介质层15，以使所述第一栅介质层15远离所述第一栅极13的表面的粗糙度为0.1nm至1nm。

可选地，所述沉淀温度可以为300℃至350℃之间的任意数值，具体地，可以为但不限于为300℃、310℃、320℃、330℃、340℃、350℃等。当沉淀温度过低时，则形成的第一栅介质层15的致密性较差，反应不充分，内部含氢量高，界面处第一栅介质层15的缺陷增多；随着沉淀温度的提高，衬底101表面各反应物的活性逐渐增大，第一栅介质层15成膜的速度增加，原子填补第一栅介质层15中空位的能力得到提高，从而形成更致密的第一栅介质层15，但是，成膜速度太快，第一栅介质层15中的缝隙填补不充分，使得第一栅介质层15表面粗糙度较高，第一栅介质层15与第一有源层11之间的界面态缺陷增加。因此，当沉淀温度处于300℃至350℃之间时，既可以形成较为致密的第一栅介质层15，又可以使第一栅介质层15靠近第一有源层11的表面的粗糙度尽可能低。

可选地，沉淀速度可以为0.1nm/s至0.5nm/s之间的任意数值，具体地，可以为但不限于为0.1nm/s、0.2nm/s、0.3nm/s、0.4nm/s、0.5nm/s等。当沉淀速度小于0.1nm/s时，第一栅介质层15致密度差，容易击穿，当沉淀速度大于0.5nm/s时，使第一栅介质层15表面的粗糙度增加，会降低第一栅介质层15的散射进而降低载流子的迁移率，第一栅介质层15内部含氢量高，此外，还会增加第一栅介质层15与第一有源层11之间界面处的缺陷态含量，使得正负应力稳定性恶化，当第一栅极13长时间施加应力，电学特性，开关特性发生不可逆的恶化，特别是阈值电压发生正向和负向的移动。正负应力变化，导致屏幕偏色，低灰阶mura严重，残影拖影，工号增加等。

可选地，第一栅介质层15可以为但不限于为二氧化硅、二氧化钛等中的一种或多种，本申请不作具体限定。

第一栅介质层15为二氧化硅层时，所述第一栅介质层15的原料组分为SiH₄及N₂O；所述SiH₄及所述N₂O的流量比的范围为1:6至1:4；具体地，可以为但不限于为1:4、1:4.5、1:5、1:5.5、1:6等。当N₂O的含量过低过高时，SiH₄与N₂O的反应速度降低，制得的第一栅介质层15不致密，容易被电击穿；N₂O的含量过低时(例如，SiH₄与N₂O的流量比大于1:4)，则形成的第一栅介质层15内氢含量过多，即SiH₄反应不充分，第一栅介质层15内部的H含量增加，内部悬挂件缺陷增加，在高温情况下或退火时，氢会大量扩散至第一有源层11，使得第一有源层11中存在大量缺陷，影响薄膜晶体管的特性。

可选地，当衬底101的尺寸为8寸时，第一栅介质层15沉淀时，所述SiH₄的流量为15sccm(毫升每分钟，ml/min)至25sccm；具体地，可以为但不限于为15sccm、16sccm、28sccm、20sccm、22sccm、25sccm等。所述N₂O的流量为60sccm至120sccm；具体地，可以为但不限于为60sccm、70sccm、80sccm、90sccm、100sccm、110sccm、120sccm等。SiH₄和N₂O流量太低时，第一栅介质层15的沉淀速度过慢反应速度降低，膜层不致密，容易发生电击穿，并且长时间的等离子轰击也会对第一有源层11界面产生消极影响，使得缺席态增多，SiH₄和N₂O流量太高时，第一栅介质层15的沉淀速度过快，使第一栅介质层15表面的粗糙度增加，会降低第一栅介质层15的散射进而降低载流子的迁移率，此外，还会增加第一栅介质层15与第一有源层11之间界面处的缺陷态含量，使得正负应力稳定性恶化；栅极长时间施加应力，电学特性，开关特性发生不可逆的恶化，特别是阈值电压发生正向和负向的移动。正负应力包括电学应力，高温加电学应力，以及光照加应力。当衬底101的尺寸大于8寸时，SiH₄及N₂O的流量可以同比例增大。

可选地，所述第一栅介质层15远离所述第一栅极13的表面的粗糙度为0.1nm至1nm；具体地，可以为但不限于为0.1nm、0.2nm、0.4nm、0.5nm、0.6nm、0.8nm、1nm等。所述第一栅介质层15的厚度为130nm至150nm；具体地，可以为但不限于为130nm、133nm、135nm、138nm、140nm、142nm、145nm、148nm、150nm等。

S203，在所述第一栅介质层15远离所述第一栅极13的表面沉积半导体层，并对所述半导体层进行刻蚀形成第一有源层11，所述第一有源层11包括锌锡氧化物层。

具体地，采用射频磁控溅射工艺，用ZTO陶瓷靶作为靶材，于溅射气压为0.0005torr(毫米汞柱)至0.002torr，溅射功率为120W至160W(以8寸衬底101为例)，在氩气和氧气氛围中，使第一栅介质层15远离所述第一栅极13的表面沉积半导体层，再对所述半导体层采用黄光工艺进行刻蚀，形成阵列排布的第一有源层11。

可选地，溅射气压可以为但不限于为0.0005torr、0.001torr、0.0015torr、0.002torr等。溅射气压过大，溅射出的离子分子等受到散射增强，降低第一有源层11(或半导体层)的密度，增加第一有源层11的内部缺陷。溅射气压过小，可能无法启辉即无法形成溅射条件，溅射速度慢，形成的第一有源层11不致密，内部缺陷高，使薄膜晶体管的亚阈值斜率(SS)恶化，载流子迁移率低，稳定性差。

可选地，磁控溅射的功率与衬底101的尺寸有关，当衬底101尺寸为8寸时，磁控溅射的溅射功率可以为但不限于为120W、125W、130W、135W、140W、145W、150W、155W、160W等。溅射功率太低，形成的第一有源层11密度较小，内部缺陷含量较多，影响薄膜晶体管的性能，提高溅射功率，可以使形成的第一有源层11密度增大，内部缺陷含量越小，从而提高薄膜晶体管的性能；但是当溅射功率超过一定值时，热量过大，ZTO陶瓷靶会融化，造成溅射设备毁坏。可选地，当功率为140W时，可以使得制得的第一有源层11较大密度，较小的内部缺陷，从而使薄膜晶体管具有较好的性能，同时又不会使ZTO陶瓷靶融化。

可选地，ZTO陶瓷靶中ZnO:SnO₂的摩尔比为1.5:1至2.5:1。可选地，所述锌氧化物和锡氧化物的摩尔比为2:1，当锌氧化物和锡氧化物的摩尔比处于这个范围值时，形成的第一有源层11最致密，内部缺陷最少，制得的ZTO薄膜晶体管的性能最好。

可选地，刻蚀液采用盐酸溶液，盐酸溶液中盐酸和水的摩尔比为2:1至4:1，例如，为2:1、3:1、4:1等，盐酸溶液的酸性不能太低，否则难以刻蚀半导体层，或者刻蚀后形成的第一有源层11会存在斜坡；酸性太强很难实现HCl的快速挥发。

可选地，溅射时，氩气与氧气的流量比(Ar/O₂)为46:1至49:1，具体地，可以为但不限为46:4、47:3、48:2、49:1等。溅射时，随着氧气含量的增加，形成的半导体层(ZTO层)的氧空位浓度下降，载流子浓度降低，并且溅射过程中的氧主要与锌锡离子结合，过量的氧气会形成缺陷，影响锡离子5s轨道的杂化，影响薄膜晶体管的性能，氧气浓度的增加会改善薄膜晶体管的负向偏压，但同时会恶化正向偏压，因此，氩气与氧气的流量比为48:2时，可以使得形成的薄膜晶体管的各项性能得到更好的平衡。可选地，当衬底101的尺寸为8寸时，氩气的流量范围为92sccm至96sccm具体地，可以为但不限于为92sccm、93sccm、94sccm、95sccm、96sccm。氧气的流量范围为4sccm至8sccm；具体地，可以为但不限于为4sccm、5sccm、6sccm、7sccm、8sccm。当衬底101的尺寸更大或更小时，可以根据比例增加或减小氩气和氧气的流量，但是氩气和氧气的流量比，处于46:1至49:1，形成的半导体层的各项性能最佳。

在一些实施例中，所述在第一所述栅介质层远离所述第一栅极13的表面形成沉积半导体层之后，所述对所述半导体层进行刻蚀之前，所述方法还包括：

S2031，对所述半导体层进行真空退火。

射频磁控溅射形成的半导体层通常是“疏松多孔”的结构，进行真空退火，可以使得ZTO半导体层更加致密化，锡离子之间排列紧密使得5s轨道充分杂化，进而提高载流子的迁移率，还可以增加ZTO半导体层的物理稳定性和化学稳定性。物理稳定性的提高有利于降低后续光刻显影，背沟道刻蚀和生长钝化层对第一有源层11背沟道的伤害。化学稳定性的提高可以提高背沟道刻蚀的承受能力。此外，更加“紧致”的ZTO半导体层也可以抑制后续的氧气退火中缺陷的形成，防止载流子迁移率过度衰减。

可选地，所述真空退火的温度为300℃至350℃；具体地，可以为但不限于为300℃、310℃、320℃、330℃、340℃、350℃等。真空退火温度太低，则对ZTO半导体层致密性的提高有限，提高真空退火温度可以提高ZTO半导体层的致密性，从而提高薄膜晶体管的载流子迁移率，降低薄膜晶体管的亚阈值斜率(亚阈值斜率越小越好)，但是，当温度太高时，使得半导体层(例如钼层)被氧化，且真空退火温度过高，形成的半导体层过于致密，即使是强酸也无法进行刻蚀，从而影响后续半导体层的刻蚀。

可选地，所述真空退火的时间为50min至70min；具体地，可以为但不限于为50min、55min、60min、65min、70min等。真空退火时间太短时，ZTO半导体层致密性的提高有限，后续进行氧气退火时，会使氧气会大量的扩散至ZTO半导体层中，严重影响重金属离子锡的5s轨道杂化，导致载流子迁移率大大下降，氧气扩散入ZTO半导体层后会形成缺陷，增大薄膜晶体管的亚阈值斜率。真空退火时间太长，则形成的ZTO半导体层太紧密，影响后续ZTO半导体层的刻蚀。

本实施例未展开描述的且与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

请参见图2及图5，本申请实施例还提供一种驱动基板100的制备方法，本实施例的方法可以用于制备本实施例的驱动基板100，所述驱动基板100包括阵列排布的薄膜晶体管，所述薄膜晶体管为底栅结构；所述薄膜晶体管包括第一栅极13，第一栅介质层15、第一有源层11、第一源极17及第一漏极19，所述第一栅介质层15设置于所述第一栅极13的表面，所述第一有源层11设置于所述第一栅介质层15远离所述第一栅极13的表面且对应所述第一栅极13设置；所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接；所述方法包括：

S301，制备第一栅极13；

S302，在所述第一栅极13的表面沉淀第一栅介质层15；

S303，在所述第一栅介质层15远离所述第一栅极13的表面沉积半导体层；

S304，对所述半导体层进行真空退火；

S305，对所述半导体层进行刻蚀形成第一有源层11，所述第一有源层11包括锌锡氧化物层；

S301至S305与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

S306，在所述第一有源层11远离所述衬底101的一侧形成第一源极17和第一漏极19；

可选地，采用直流磁控溅射工艺，第一有源层11远离所述衬底101的表面沉积源漏电极层，采用黄光工艺对所述源漏电极层进行刻蚀，以形成第一源极17和第一漏极19，其中，所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接。

可选地，刻蚀液可以为酮酸。采用酮酸进行刻蚀，可以降低刻蚀对有源层的损伤。

可选地，所述源漏电极层为钼层，溅射功率为40W至80W，具体地，可以为但不限于为40W、50W、60W、70W、80W等。溅射功率太大，对第一有源层11的轰击作用过大，产生的缺陷过多，影响薄膜晶体管的性能。功率太低，形成的Mo层不致密，接触不到位，容易脱落。

可选地，源漏电极层的厚度为80nm至120nm，具体地，可以为但不限于为80nm、85nm、90nm、95nm、100nm、105nm、110nm、115nm、120nm等。当源漏电极层太薄时，则形成的第一源极17和第一漏极19导电性差，电阻率高；当源漏电极层厚度太厚时，不利于源漏电极层的图形化，台阶过高不利于其他膜层的生长，增加刻蚀难度造成台阶过缓，刻蚀不均匀，刻蚀过厚度不一致，刻蚀不充分出现刻蚀残渣。

S307，在所述第一源极17及第一漏极19远离所述第一栅极13的表面沉积钝化层；

具体地，采用等离子体增强化学的气相沉积法(PECVD)，于温度120℃至180℃，功率为40W至60W，SiH₄、NH₃、N₂混合气体氛围中，在所述第一源极17及第一漏极19远离所述衬底101的表面沉积钝化层。由于第一有源层11内部形成施主能级HO，可以激发载流子，钝化层可以提高薄膜晶体管的载流子浓度。

具体地，沉积温度可以为但不限于为120℃、140℃、150℃、160℃、170℃、180℃等。功率可以为但不限于为40W、50W、60W等。SiH₄的流量为180sccm至230sccm；具体地，可以为但不限于为180sccm、190sccm、200sccm、210sccm、220sccm、230sccm等。NH₃的流量为15sccm至45sccm；具体地，可以为但不限于为15sccm、18sccm、20sccm、22sccm、25sccm、28sccm、30sccm、32sccm、35sccm、38sccm、40sccm、45sccm等。N₂的流量为350sccm至450sccm；具体地，可以为但不限于为350sccm、360sccm、380sccm、400sccm、410sccm、420sccm、430sccm、450sccm等。

可选地，钝化层可以为但不限于为二氧化硅、二氧化钛等中的一种或多种，本申请不作具体限定。

可选地，钝化层的厚度为140nm至220nm，具体地，可以为但不限于为140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm等。

S308，对所述钝化层进行刻蚀，以露出第一源极17和第一漏极19；以及

可选地，采用反应离子刻蚀法(RIE)，于CF₄和O₂的混合气体中，对钝化层对应第一源极17和第一漏极19的位置进行刻蚀，以露出第一源极17和第一漏极19，使走线可以更好的接触第一源极17和第一漏极19。

S309，进行氧气退火处理。

可选地，标准大气压下，于氧气氛围中，进行氧气退火，以修复上述各步骤制得的各个膜层之间的缺陷，特别是第一有源层11的缺陷，以提高薄膜晶体管的各项电学性能。第一有源层11内部存在大量的氧空位，溅射过程中氧主要与锌锡离子结合形成强金属氧键，很难对氧空位进行填补(因为若要填补氧空位则需要先将强金属氧键分解，需要极高的能量)，因此，需要通过氧气退火填补氧空位，使氧空位形成缺陷，以降低氧空位的数量，从而降低载流子的浓度，起到调节转移特性曲线的阈值电压的作用。但是，当缺陷含量过多时，则会使载流子迁移率大大下降，增大薄膜晶体管的亚阈值斜率，影响薄膜晶体管的性能。因此，在进行氧气退火之前，需要先进行真空退火，以使第一有源层11中的缺陷控制在一定浓度范围内。

可选地，所述氧气退火的温度为300℃至350℃；具体地，可以为但不限于为300℃、310℃、320℃、330℃、340℃、350℃等。氧气退火温度太低，则亚阈值斜率SS变差，载流子迁移率小，第一有源层11内部缺陷增多，应力稳定性差，漏电流增加，关态电流增加；当氧气退火温度太高时，锌锡氧化物(ZTO)易形成多晶结构，大面积均一性差，且温度影响薄膜晶体管的其他膜层的性能，例如Mo容易被氧化。

可选地，所述氧气退火的时间为3h至6h；具体地，可以为但不限于为3h、4h、5h、6h等。氧气退火时间太短，则SS亚阈值斜率差，载流子迁移率小，第一有源层11内部缺陷增多，漏电流个关态电流增加，影响薄膜晶体管的性能；氧气退火时间过长，对薄膜晶体管的性能的提高甚微，但是影响生产效率，提高生产成本。

本实施例未展开描述的且与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

将本实施例的方法制得的ZTO薄膜晶体管与相关设计的IGZO薄膜晶体管分别进行电性能测试，测试结果如下表所示：

从上表可知，本申请实施例制得的ZTO薄膜晶体管与相关设计的IGZO薄膜晶体管具有相当的饱和迁移率、亚阈值斜率以及阈值电压，说明ZTO薄膜晶体管可以替代IGZO薄膜晶体管，且性能不比IGZO薄膜晶体管差。

请参见图3和图6，本申请实施例还提供一种驱动基板100的制备方法，本实施例的方法可以用于制备本实施例的驱动基板100，所述驱动基板100包括阵列排布的薄膜晶体管，所述薄膜晶体管为双栅结构；所述薄膜晶体管包括第一栅极13，第一栅介质层15、第一有源层11、第二栅介质层12、第二栅极14、第一源极17及第一漏极19，所述第一栅介质层15设置于所述第一栅极13的表面，所述第一有源层11设置于所述第一栅介质层15远离所述第一栅极13的表面且对应所述第一栅极13设置；所述第二栅介质层12设置于所述第一有源层11远离所述第一栅极13的表面，所述第二栅极14设置于所述第二栅介质层12远离所述第一栅极13的表面且对应所述第一有源层11设置；所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接；所述方法包括：

S401，制备第一栅极13；

S402，在所述第一栅极13的表面沉淀第一栅介质层15；

S403，在所述第一栅介质层15远离所述第一栅极13的表面沉积半导体层；

S404，对所述半导体层进行真空退火；

S405，对所述半导体层进行刻蚀形成第一有源层11，所述第一有源层11包括锌锡氧化物层；

S401至S405与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

S406，在所述第一有源层11远离所述第一栅极13的表面沉积第二栅介质层12；

可选地，采用等离子体增强化学的气相沉积法(PECVD)在第一有源层11远离所述第一栅极13的表面沉积第一子栅介质层121，以及采用等离子体增强化学的气相沉积法(PECVD)在第一子栅介质层121远离所述第一栅极13的表面沉积第二子栅介质层123，其中，第二栅介质层12包括层叠设置的第一子栅介质层121及第二子栅介质层123；第一子栅介质层121相较于第二子栅介质层123靠近第一有源层11设置，第一子栅介质层121的致密性小于第二子栅介质层123的致密性。。

可选地，所述第一子栅介质层121沉积的温度为130℃至170℃；具体地，可以为但不限于为130℃、140℃、150℃、160℃、170℃等。所述第一子栅介质层121沉积时的功率为20W至30W，具体地，可以为但不限于为20W、22W、25W、28W、30W等。可选地，所述第二子栅介质层123沉积的温度为270℃至330℃；具体地，可。所述第二子栅介质层123沉积时的功率为31W至40W，具体地，可以为但不限于为31W、33W、35W、38W、40W等。先在较低温度和较低功率下，形成第一子栅介质层121，这样可以降低第一子栅介质层121制备时，对第一有源层11的轰击作用，但是形成的第一子栅介质层致密性较低，因此，在第一子栅介质层121上于较高的温度和功率下再生成一层更为致密的第二子栅介质层123，此时，未直接在第一有源层11上进行轰击，不会对第一有源层11造成影响，同时又可以形成较为致密的第二子栅介质层123，更好的将第一有源层11与第二栅极14绝缘设置。

可选地，第一子栅介质层121与第二子栅介质层123均可以为二氧化硅。沉积第一子栅介质层121与第二子栅介质层123时，反应气体SiH₄与N₂O的流量比的范围为1:6至1:4；具体地，可以为但不限于为1:4、1:4.5、1:5、1:5.5、1:6等。

S407，进行氧气退火处理；

可选地，标准大气压下，于氧气氛围中，以修复上述各步骤制得的各个膜层之间的缺陷，特别是第一有源层11的缺陷，以提高薄膜晶体管的各项电学性能。

可选地，所述氧气退火的温度为300℃至350℃；具体地，可以为但不限于为300℃、310℃、320℃、330℃、340℃、350℃等。氧气退火温度太低，则亚阈值斜率SS变差，载流子迁移率小，第一有源层11内部缺陷增多，应力稳定性差，漏电流增加，关态电流增加；当氧气退火温度太高时，锌锡氧化物(ZTO)易形成多晶结构，大面积均一性差，且温度影响薄膜晶体管的其他膜层的性能，例如Mo容易被氧化。

可选地，所述氧气退火的时间为1.5h至3h；具体地，可以为但不限于为1.5h、2h、2.5h、3h等。氧气退火时间太短，则SS亚阈值斜率差，载流子迁移率小，第一有源层11内部缺陷增多，漏电流个关态电流增加，影响薄膜晶体管的性能；氧气退火时间过长，对薄膜晶体管的性能的提高甚微，但是影响生产效率，提高生产成本。

S408，在第二栅介质层12远离所述第一栅极13的表面形成第二栅极层，并依次对所述第二栅极层及第二栅介质层12进行图形化，形成第二栅极14，并露出第一有源层11对应第一源极17和第一漏极19的区域；

可选地，采用磁控溅射工艺，在氩气等惰性气体氛围中，在第二栅介质层12远离所述衬底101的表面沉积第二栅极层；采用30wt％的H₂O₂和NH₃·H₂O对第二栅极层进行湿法刻蚀，形成第二栅极14；接着采用反应离子刻蚀(RIE)对第二栅介质层12进行刻蚀，以露出第一有源层11对应第一源极17和第一漏极19的区域，方便后续步骤第一有源层11与第一源极17及第一漏极19电连接，同时露出未设置第一有源层11的位置的第一栅介质层15。可选地，露出的第一有源层11对应第一源极17和第一漏极19的区域大于第一源极17与第一漏极19与第一有源层11接触的区域。

所述磁控溅射的气压为0.3Pa至0.5Pa，具体地，可以为但不限于为0.3Pa、0.33Pa、0.36Pa、0.4Pa、0.45Pa、0.5Pa等。气压过小，接触不充分则形成的第二栅极层容易拨落；气压过大，则对第二栅介质层12的轰击过强。

可选地，所述磁控溅射的溅射功率为70W至100W；具体地，可以为但不限于为70W、75W、80W、85W、90W、95W、100W等。当功率过小时，接触不充分则形成的第二栅极层容易拨落；气压过大，则对第二栅介质层12的轰击过强。

在一具体实施例中，所述第二栅极层为钼层，所述磁控溅射的气压为0.36Pa，所述磁控溅射的功率为80W。

可选地，第二栅极层的厚度为140nm至280nm；具体地，可以为但不限于为140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm、240nm、260nm、270nm、180nm等。当第二栅极层太薄时，制得的第一栅极13漏电流增加，容易发生击穿，当第二栅极层太厚时，不利于图形化，台阶过高不利于其他膜层的生长。

可选地，步骤S408之后，所述方法还包括：采用反应离子刻蚀(RIE)对露出的第一栅介质层15进行刻蚀，以露出第一栅极13，并形成第一栅极13接触孔，使走线可以更好的接触第一栅极13。

S409，对第一有源层11对应第一源极17和第一漏极19的区域进行等离子体处理；

可选地，采用Ar等离子体对第一有源层11对应第一源极17和第一漏极19的区域进行处理，以将第一源极17和第一漏极19导体化，降低第一源极17与第一有源层11、以及第一漏极19与第一有源层11之间的接触电阻，以及第一源极17和第一漏极19的电阻，从而降低显示面板组件的负载。

可选地，等离子体处理的时间为60s至120s；具体地，可以为但不限于为60s、70s、80s、90s、100s、110s、120s。等离子体处理时间太短，则第一源极17和第一漏极19的导体化不充分，不能很好降低第一源极17与第一有源层11、以及第一漏极19与第一有源层11之间的接触电阻；等离子体处理时间太长，则容易损坏第一有源层11。

S410，在所述第二栅极14远离所述第一栅极13的表面形成钝化层，并对所述钝化层进行刻蚀；以及

具体地，采用等离子体增强化学的气相沉积法(PECVD)，于温度120℃至180℃，功率为40W至60W，SiH₄、NH₃、N₂混合气体氛围中，在所述二栅极远离所述衬底101的表面沉积钝化层。并采用反应离子刻蚀法(RIE)于CF₄、O₂氛围中刻蚀钝化层，以形成第一源极17和第一漏极19接触孔。

具体地，沉积温度可以为但不限于为120℃、140℃、150℃、160℃、170℃、180℃等。功率可以为但不限于为40W、50W、60W等。SiH₄的流量为180sccm至230sccm；具体地，可以为但不限于为180sccm、190sccm、200sccm、210sccm、220sccm、230sccm等。NH₃的流量为15sccm至45sccm；具体地，可以为但不限于为15sccm、18sccm、20sccm、22sccm、25sccm、28sccm、30sccm、32sccm、35sccm、38sccm、40sccm、45sccm等。N₂的流量为350sccm至450sccm；具体地，可以为但不限于为350sccm、360sccm、380sccm、400sccm、410sccm、420sccm、430sccm、450sccm等。CF₄的流量为15sccm至45sccm；具体地，可以为但不限于为15sccm、18sccm、20sccm、22sccm、25sccm、28sccm、30sccm、32sccm、35sccm、38sccm、40sccm、45sccm等。O₂流量为2sccm至8sccm；具体地，可以为但不限于为2sccm、3sccm、4sccm、5sccm、6sccm、7sccm、8sccm等。

S411，在所述钝化层远离所述第一栅极13的表面形成第一源极17和第一漏极19。

可选地，采用直流磁控溅射工艺，钝化层远离所述衬底101的表面沉积源漏电极层，采用黄光工艺对所述源漏电极层进行刻蚀，以形成第一源极17和第一漏极19，其中，所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接。

可选地，第一源极17和第一漏极19的均可以为钼电极，钼电极的厚度可以为750nm至790nm，具体地，可以为但不限于为750nm、760nm、770nm、780nm、790nm等。

本实施例未展开描述的且与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

请参见图7和图8，本申请实施例还提供一种驱动基板100的制备方法，本实施例的方法可以用于制备本实施例的驱动基板100，所述驱动基板100包括阵列排布的薄膜晶体管，所述薄膜晶体管为顶栅结构；所述薄膜晶体管包括衬底101，第二栅极14，第二栅介质层12、第一有源层11、第一源极17及第一漏极19；所述第一有源层11设置于所述衬底101的一侧，所述第二栅介质层12设置于所述第一有源层11远离所述衬底101的表面，所述第二栅极14设置于所述第二栅介质层12远离所述第一有源层11的表面；所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接；所述方法包括：

S501，在衬底101的一侧形成半导体层，并进行刻蚀形成第一有源层11；

可选地，采用射频磁控溅射工艺，用ZTO陶瓷靶作为靶材，于溅射气压为0.0005torr(毫米汞柱)至0.002torr，溅射功率为120W至160W(以8寸衬底101为例)，在氩气和氧气氛围中，在衬底101的表面沉积半导体层，再对所述半导体层采用黄光工艺进行刻蚀，形成阵列排布的多个第一有源层11。

S502，对所述第一有源层11进行等离子体处理；

可选地，采用N₂O等离子体对第一有源层11进行处理，以修补第一有源层11界面处的缺陷，提高第一有源层11与第二栅介质层12之间的匹配度。

可选地，等离子体处理的时间为120s至240s，具体地，可以为但不限于为120s、140s、160s、180s、200s、220s、240s等。N₂O等离子体处理可以修补第一有源层11的缺陷。当等离子体处理时间太短时，不能很好的修复第一有源层11对缺陷，当等离子体处理时间过长时时间过长等离子体的轰击副作用会大于修复作用，不利于提高薄膜晶体管的性能。

S503，在所述第一有源层11远离所述衬底101的表面沉积第二栅介质层12；

可选地，采用等离子体增强化学的气相沉积法(PECVD)在第一有源层11远离所述第一栅极13的表面沉积第一子栅介质层121，以及采用等离子体增强化学的气相沉积法(PECVD)在第一子栅介质层121远离所述第一栅极13的表面沉积第二子栅介质层123，其中，第二栅介质层12包括层叠设置的第一子栅介质层121及第二子栅介质层123；第一子栅介质层121相较于第二子栅介质层123靠近第一有源层11设置。详细描述请参见上述实施例对应部分的描述，在此不再赘述。

S504，进行氧气退火处理；

可选地，于氧气氛围中，温度为300℃至350℃下，进行退火2h至3h，以修复第一有源层11内部和界面处的缺陷，提高薄膜晶体管的基本特性和应力稳定性。

可选地，所述氧气退火的温度为300℃至350℃；具体地，可以为但不限于为300℃、310℃、320℃、330℃、340℃、350℃等。氧气退火温度太低，则亚阈值斜率SS变差，载流子迁移率小，第一有源层11内部缺陷增多，应力稳定性差，漏电流增加，关态电流增加；当氧气退火温度太高时，锌锡氧化物(ZTO)易形成多晶结构，大面积均一性差，且温度影响薄膜晶体管的其他膜层的性能，例如Mo容易被氧化。

可选地，所述氧气退火的时间为2h至3h；具体地，可以为但不限于为2h、2.5h、3h等。氧气退火时间太短，则SS亚阈值斜率差，载流子迁移率小，第一有源层11内部缺陷增多，漏电流个关态电流增加，影响薄膜晶体管的性能；氧气退火时间过长，对薄膜晶体管的性能的提高甚微，但是影响生产效率，提高生产成本。

S505，在第二栅介质层12远离所述衬底101的表面形成第二栅极层，并依次对所述第二栅极层及第二栅介质层12进行图形化，形成第二栅极14，并露出第一有源层11对应第一源极17和第一漏极19的区域；

S506，对第一有源层11对应第一源极17和第一漏极19的区域进行等离子体处理；

S507，在所述第二栅极14远离所述衬底101的表面形成钝化层，并对所述钝化层进行刻蚀；以及

可选地，采用等离子体增强化学的气相沉积法(PECVD)，于温度120℃至180℃，功率为40W至60W，SiH₄、NH₃、N₂混合气体氛围中，在所述二栅极远离所述衬底101的表面沉积钝化层。并采用反应离子刻蚀法(RIE)于CF₄、O₂氛围中刻蚀钝化层，以形成第一源极17和第一漏极19接触孔，并露出第二栅极14，使走线可以更好的接触第二栅极14。

S508，在所述钝化层远离所述第一栅极13的表面形成第一源极17和第一漏极19。

可选地，采用直流磁控溅射工艺，钝化层远离所述衬底101的表面沉积源漏电极层，采用黄光工艺对所述源漏电极层进行刻蚀，以形成第一源极17和第一漏极19，其中，所述第一源极17和第一漏极19间隔设置且分别与所述第一有源层11电连接。

可选地，第一源极17和第一漏极19的均可以为钼电极，钼电极的厚度可以为750nm至790nm，具体地，可以为但不限于为750nm、760nm、770nm、780nm、790nm等。

本实施例未展开描述的且与上述其它实施例相同的特征部分，请参见上述实施例，在此不再赘述。

请参见图9，本申请实施例还提供一种显示面板组件600，所述显示面板组件600包括：本申请实施例所述的驱动基板100；以及显示层610，所述显示层610与所述驱动基板100电连接，并在所述驱动基板100的驱动下进行内容显示。

可选地，所述显示层610可以为但不限于为有机发光二极管显示层(OLED显示层)、发光二极管显示层(LED显示层)、微发光二极管显示层(MicroLED显示层)、迷你发光二极管显示层(MiniLED显示层)、液晶显示层(LCD显示层)等中的一种或多种。

可选地，所述显示面板组件600可以为但不限于为OLED显示面板组件、LED显示面板组件、MicroLED显示面板组件、MiniLED显示面板组件、LCD显示面板组件等中的一种或多种。

关于驱动基板100的详细描述，请参见上述实施例对应部分的描述，在此不再赘述。

请参见图10，本申请实施例还提供一种电子设备700，其包括：壳体710，所述壳体710具有容置空间701；本申请实施例所述的显示面板组件600，用于显示并将所述容置空间701密封；以及电路板组件730，所述电路板组件730设置于所述容置空间701，且与所述显示面板组件600电连接，用于控制所述显示面板组件600进行内容显示。

本申请实施例的电子设备700可以为但不限于为手机、平板、笔记本电脑、台式电脑、智能手环、智能手表、电子阅读器、游戏机等便携式电子设备。

请一并参见图11，可选地，电路板组件730可以包括处理器731及存储器733。所述处理器731分别与所述显示面板组件600及存储器733电连接。所述处理器731用于控制所述显示面板组件600进行显示，所述存储器733用于存储所述处理器731运行所需的程序代码，控制显示面板组件600所需的程序代码、显示面板组件600的显示内容等。

可选地，处理器731包括一个或者多个通用处理器731，其中，通用处理器731可以是能够处理电子指令的任何类型的设备，包括中央处理器(Central Processing Unit,CPU)、微处理器、微控制器、主处理器、控制器以及ASIC等等。处理器731用于执行各种类型的数字存储指令，例如存储在存储器中的软件或者固件程序，它能使计算设备提供较宽的多种服务。

可选地，存储器733可以包括易失性存储器733(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器733也可以包括非易失性存储器(Non-VolatileMemory，NVM)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(FlashMemory，FM)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)。存储器733还可以包括上述种类的存储器的组合。

在本文中提及“实施例”“实施方式”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现所述短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

最后应说明的是，以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。