具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用附图标号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下”、“在…下面”、“下部的”、“在…上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性用语可同样相应地进行解释。

可通过任何合适的方法来将鳍图案化。举例来说，可使用包括双重图案化工艺或多重图案化工艺在内的一种或多种光刻工艺将鳍图案化。一般来说，双重图案化工艺或多重图案化工艺对光刻工艺与自对准工艺(self-aligned process)进行结合，从而使得将生成的图案具有例如比原本可使用单个、直接光刻工艺获得的节距(pitch)小的节距。举例来说，在一个实施例中，在衬底之形成牺牲层并使用光刻工艺将所述牺牲层图案化。使用自对准工艺在图案化牺牲层旁边形成间隙壁。接着移除牺牲层，且接着可使用剩余的间隙壁将鳍图案化。

图1A是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2A是沿图1A所示的线I-I’截取的半导体装置10的剖视图。参照图1A及图2A，提供半导体衬底200。在一些实施例中，半导体衬底200可为块状(bulk)半导体衬底、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底等。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可为例如掩埋氧化物(buried oxide，BOX)层、氧化硅层等。绝缘体层设置在衬底(通常是硅或玻璃衬底)上。也可使用其他衬底，例如多层式衬底或梯度(gradient)衬底。

在一些实施例中，半导体衬底200包括晶体硅衬底(例如，晶片(wafer))。在一些替代性实施例中，半导体衬底200可由以下制成：一些其他合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、磷化镓、磷化铟、砷化铟和/或锑化铟；或者合适的合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。根据设计要求(例如，p型半导体衬底或n型半导体衬底)而定，半导体衬底200可包括各种掺杂区。在一些实施例中，掺杂区可掺杂有p型掺杂剂或n型掺杂剂。举例来说，掺杂区可掺杂有：p型掺杂剂，例如硼或BF₂；n型掺杂剂，例如磷或砷；和/或其组合。在一些实施例中，掺杂剂浓度可等于或小于10¹⁸cm^-3，例如介于约10¹⁷cm^-3与约10¹⁸cm^-3的范围内。根据掺杂剂类型而定，在后续工艺中可在半导体衬底200上形成n型FinFET或p型FinFET。在一些实施例中，各个掺杂区中的掺杂剂浓度可为不同的。

在一些实施例中，在半导体衬底200上依序形成衬层202a及掩模层202b。衬层202a可为通过例如热氧化工艺(thermal oxidation process)形成的氧化硅薄膜。在一些实施例中，衬层202a可充当半导体衬底200与掩模层202b之间的粘着层。在一些实施例中，衬层202a也可充当用于刻蚀掩模层202b的刻蚀停止层。在一些实施例中，掩模层202b可为通过低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)而形成的氮化硅层。在一些替代性实施例中，掩模层202b可通过硅的热氮化(thermal nitridation)形成。掩模层202b在后续光刻工艺期间被用作硬掩模(hard mask)。在掩模层202b上形成具有预定图案的图案化光刻胶层204。

图1B是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2B是沿图1B所示的线I-I’截取的半导体装置10的剖视图。参照图1B及图2B，依序刻蚀掩模层202b及衬层202a的未被图案化光刻胶层204覆盖的部分以形成图案化掩模层202b’及图案化衬层202a’。图案化掩模层202b’及图案化衬层202a’暴露出下伏的半导体衬底200。通过利用图案化掩模层202b’、图案化衬层202a’及图案化光刻胶层204作为掩模，部分半导体衬底200被暴露出并刻蚀半导体衬底200的被暴露出的部分以形成多个沟槽206及位于沟槽206之间的多个半导体鳍208。在一些实施例中，可通过各向同性刻蚀工艺或各向异性刻蚀工艺来刻蚀半导体衬底200。举例来说，半导体衬底200可通过反应离子刻蚀(reactive ion etch，RIE)、中性束刻蚀(neutral beam etch，NBE)等或其组合来刻蚀，以形成上面具有半导体鳍208的半导体衬底200’。尽管图1B及图2B示出半导体鳍208具有直的轮廓(profile)，然而所述配置仅用作示例性例示。在一些实施例中，半导体鳍208可不具有直的轮廓。换句话说，在一些实施例中，半导体鳍208的侧壁的至少一部分是倾斜的。在一些实施例中，可在半导体鳍208或半导体衬底200’中形成P阱(未示出)或N阱(未示出)。

如图1B及图2B所示，半导体鳍208从半导体衬底200’突出以分隔开两个相邻的沟槽206。在一些实施例中，半导体鳍208的宽度可小于30nm。在一些实施例中，半导体鳍208的高度以及沟槽206的深度介于约5nm到约500nm的范围内。在形成沟槽206及半导体鳍208之后，移除图案化光刻胶层204。此后，可执行清洁工艺来移除半导体衬底200’及半导体鳍208的原生氧化物(native oxide)。可利用经稀释的氢氟(diluted hydrofluoric，DHF)酸或其他合适的清洁溶液来执行所述清洁工艺。

图1C是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2C是沿图1C所示的线I-I’截取的半导体装置10的剖视图。参照图1C及图2C，在半导体衬底200’上形成绝缘材料210。在一些实施例中，绝缘材料210填满沟槽206并覆盖半导体鳍208、图案化衬层202a’及图案化掩模层202b’。绝缘材料210可包含氧化硅、氮化硅、氮氧化硅、旋涂(spin-on)介电材料或低介电常数(low-k)介电材料。低介电常数介电材料一般是指介电常数低于3.9的介电材料。绝缘材料210可通过高密度等离子体化学气相沉积(high-density-plasma chemical vapor deposition，HDPCVD)、次大气压化学气相沉积(sub-atmospheric CVD，SACVD)、旋涂或其他合适的工艺来形成。

图1D是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2D是沿图1D所示的线I-I’截取的半导体装置10的剖视图。参照图1D及图2D，对绝缘材料210执行平坦化工艺。在一些实施例中，移除绝缘材料210的一部分以形成经抛光的绝缘材料210’。平坦化工艺包括例如化学机械抛光(chemical mechanical polish，CMP)工艺、回蚀工艺、或其组合等。在一些实施例中，在将绝缘材料210平坦化之后，经抛光的绝缘材料210’的顶表面与图案化掩模层202b’的顶表面实质上共面。换句话说，半导体鳍208的顶表面受到图案化衬层202a’及图案化掩模层202b’的保护，且不会被显露出。

图1E是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2E是沿图1E所示的线I-I’截取的半导体装置10的剖视图。参照图1E及图2E，通过刻蚀工艺部分地移除填充在沟槽206中的经抛光的绝缘材料210’，以在沟槽206中形成多个绝缘体210a。在一些实施例中，可利用氢氟酸(HF)通过湿式刻蚀工艺将经抛光的绝缘材料210’刻蚀掉。作为另一选择，可利用HF₃气体及NH₃气体通过干式刻蚀工艺将经抛光的绝缘材料210’刻蚀掉。在干式刻蚀工艺期间，可产生等离子体，且还可包括氩气。如图1E及图2E所示，每一半导体鳍208夹置在两个相邻的绝缘体210a之间。在一些实施例中，绝缘体210a的顶表面T2低于半导体鳍208的顶表面T1。举例来说，半导体鳍208从绝缘体210a的顶表面T2突出。在一些实施例中，半导体鳍208的顶表面T1与绝缘体210a的顶表面T2之间的高度差介于约15nm到约50nm的范围内。在一些实施例中，绝缘体210a可被称为“浅沟槽隔离(Shallow Trench Isolation，STI)”。在一些实施例中，绝缘体210a的顶表面T2可具有平坦表面(如图1E及图2E所示)、凸表面、凹表面或其组合。

图1F是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2F是沿图1F所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1F及图2F，在半导体鳍208的一部分及绝缘体210a的一部分上形成多个虚设栅极结构212。在一些实施例中，虚设栅极结构212跨越半导体鳍208形成。举例来说，虚设栅极结构212的延伸方向D1可垂直于半导体鳍208的延伸方向D2。在一些实施例中，每一虚设栅极结构212包括虚设栅极介电层212a、设置在虚设栅极介电层212a上的虚设栅极212b以及设置在虚设栅极212b上的掩模层212d。在一些实施例中，虚设栅极介电层212a共形地形成在绝缘体210a的一部分与半导体鳍208的一部分上。在一些实施例中，虚设栅极介电层212a可包含氧化硅、氮化硅或氮氧化硅。虚设栅极介电层212a可使用合适的工艺(例如原子层沉积(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、热氧化、紫外-臭氧氧化(UV-ozoneoxidation)或其组合)形成。虚设栅极介电层212a可被形成为将半导体鳍208与虚设栅极212b分隔开并用作刻蚀停止层。

如图1F及图2F所示，虚设栅极212b形成在虚设栅极介电层212a上。在一些实施例中，虚设栅极212b可为单层式结构或多层式结构。在一些实施例中，虚设栅极212b包含含硅的材料，例如多晶硅、非晶硅或其组合。在一些实施例中，虚设栅极212b的厚度介于30nm与90nm的范围内。虚设栅极212b可通过合适的工艺(例如ALD、CVD、PVD、镀覆或其组合)形成。在一些实施例中，掩模层212d形成在虚设栅极212b上。在一些实施例中，掩模层212d可由氮化硅、氧化硅、碳氮化硅、或其组合等形成。

除了虚设栅极结构212之外，在半导体鳍208的部分及绝缘体210a的部分上还形成有多对间隙壁212c。如图1F及图2F所示，间隙壁212c设置在虚设栅极结构212的侧壁上。举例来说，虚设栅极介电层212a、虚设栅极212b及掩模层212d夹置在一对间隙壁212c之间。在一些实施例中，间隙壁212c与虚设栅极结构212具有相同的延伸方向D1。类似于虚设栅极结构212，间隙壁212c也跨越半导体鳍208形成。在一些实施例中，间隙壁212c由介电材料(例如氧化硅、氮化硅、碳化氮化硅(SiCN)、SiCON或其组合)形成。在一些实施例中，间隙壁212c可通过热氧化或沉积以及随后的各向异性刻蚀来形成。应注意的是，间隙壁212c可为单层式结构或多层式结构。

图1G是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2G是沿图1G所示的线II-II’及线III-III’截取的半导体装置10的剖视图。参照图1G及图2G，被虚设栅极结构212及间隙壁212c暴露出的半导体鳍208被移除/凹陷以形成多个凹陷部分R。半导体鳍208的部分可通过例如各向异性刻蚀、各向同性刻蚀或其组合来移除。在一些实施例中，半导体鳍208的部分凹陷至绝缘体210a的顶表面T2下方。在一些实施例中，凹陷部分R的深度小于绝缘体210a的厚度。换句话说，被虚设栅极结构212及间隙壁212c暴露出的半导体鳍208并未被完全移除，且位于凹陷部分R中的剩余的半导体鳍208形成半导体鳍208的源极/漏极区220。如图1G及图2G所示，被虚设栅极结构212及间隙壁212c覆盖的半导体鳍208未被刻蚀，且在间隙壁212c的侧壁处被暴露出。

图1H是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2H是沿图1H所示的线II-II’及线III-III’截取的半导体装置10的剖视图。参照图1H及图2H，在半导体鳍208的凹陷部分R上生长多个应变材料(strain material)结构214(或高掺杂低电阻材料结构)，且所述多个应变材料结构214(或高掺杂低电阻材料结构)延伸超出绝缘体210a的顶表面T2。也就是说，应变材料结构214形成在被虚设栅极结构212及间隙壁212c显露出的半导体鳍208的部分上。在一些实施例中，应变材料结构214生长以对半导体鳍208施加应变或应力。在一些实施例中，应变材料结构214形成在半导体鳍208的源极/漏极区220上，以用作随后形成的装置的源极/漏极。在一些实施例中，应变材料结构214形成为使得每一虚设栅极结构212设置在应变材料结构214的相应的相邻对之间。举例来说，应变材料结构214包括设置在间隙壁212c中的一个间隙壁212c一侧处的源极及设置在间隙壁212c中的另一间隙壁212c一侧处的漏极。如图1H及图2H所示，虚设栅极结构212通过对应的间隙壁212c与相邻的应变材料结构214分隔开。由此，虚设栅极结构212与应变材料结构214之间维持适当的横向距离，因此应变材料结构214不会与所得装置中随后形成的栅极短路。

在一些实施例中，应变材料结构214可掺杂有导电掺杂剂。在一些实施例中，应变材料结构214(例如SiGe、SiGeB、Ge、GeSn等)利用p型掺杂剂外延生长，以对p型FinFET施加应变。也就是说，应变材料结构214掺杂有p型掺杂剂以作为p型FinFET的源极及漏极。p型掺杂剂包含硼或BF₂。在一些替代性实施例中，应变材料结构214(例如SiC、SiP、SiCP、SiC/SiP的组合等)利用n型掺杂剂外延生长，以对n型FinFET施加应变。也就是说，应变材料结构214掺杂有n型掺杂剂以作为n型FinFET的源极及漏极。n型掺杂剂包含砷和/或磷。在一些实施例中，应变材料结构214可利用原位掺杂(in-situ doping)通过LPCVD工艺外延生长。在一些实施例中，应变材料结构214中掺杂剂的浓度可介于约10¹⁹cm^-3与约10²¹cm^-3的范围内。根据装置的类型而定，不同区中的应变材料结构214可掺杂有不同类型的掺杂剂。类似地，根据装置的功能而定，不同区中的应变材料结构214可掺杂有不同的掺杂剂浓度。在一些实施例中，应变材料结构214中的每一者可为单层式结构或多层式结构。

如上所述，应变材料结构214可包含SiGe、SiGeB、Ge、GeSn、SiC、SiP、SiCP、SiC/SiP的组合等。然而，本公开并非仅限于此。在一些替代性实施例中，应变材料结构214还可包含III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP或其组合。如图1G到图1H及图2G到图2H所示，在应变材料结构214生长到达绝缘体210a的顶表面T2之后，应变材料结构214的外延生长继续进行。在一些实施例中，绝缘体210a的顶表面T2上方的应变材料结构214在水平方向上扩展且针对应变材料结构214中的每一者形成小平面(facet)。如图1H及图2H所示，应变材料结构214彼此分隔开。然而，本公开并非仅限于此。在一些替代性实施例中，绝缘体210a的顶表面T2上方的应变材料结构214的进一步生长可导致邻近的应变材料结构214彼此合并。

应注意的是，在一些实施例中，可省略图1G及图2G所示的凹陷步骤。举例来说，应变材料结构214可形成在未凹陷的半导体鳍208上。也就是说，应变材料结构214可形成在未凹陷的半导体鳍208的源极/漏极区220上。

图1I是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2I是沿图1I所示的线II-II’及线III-III’截取的半导体装置10的剖视图。参照图1I及图2I，在应变材料结构214及绝缘体210a上依序形成刻蚀停止层302及层间介电层300。在一些实施例中，刻蚀停止层302与间隙壁212c相邻地形成。如图1I及图2I所示，刻蚀停止层302共形地形成在绝缘体210a的顶表面T2与应变材料结构214上。也就是说，刻蚀停止层302遵循应变材料结构214的轮廓(小平面)。在一些实施例中，刻蚀停止层302可由氧化硅、氮化硅、碳氮化硅等形成。在一些实施例中，刻蚀停止层302可通过例如CVD、SACVD、分子层沉积(Molecular Layer Deposition，MLD)、ALD等形成。在一些实施例中，刻蚀停止层320可被称为“接触刻蚀停止层(contact etch stop layer，CESL)”。

如图1I及图2I所示，层间介电层300形成在刻蚀停止层302上。在一些实施例中，层间介电层300包含氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、旋涂玻璃(spin-on glass，SOG)、氟化二氧化硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺和/或其组合。在一些替代性实施例中，层间介电层300包含低介电常数介电材料。低介电常数介电材料的实例包括黑金刚石(加利福尼亚州圣克拉拉的应用材料公司(Applied Materials of Santa Clara，Calif.))、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚对二甲苯(Parylene)、双苯并环丁烯(bis-benzocyclobutenes，BCB)、福莱尔(Flare)、斯尔克(密歇根州米德兰市的陶氏化学公司(Dow Chemical，Midland，Mich.))、氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)或氟化氧化硅(fluorinated silicon oxide，SiOF)和/或其组合。应理解的是，层间介电层300可包含一种或多种介电材料和/或一个或多个介电层。在一些实施例中，层间介电层300通过流动式化学气相沉积(Flowable CVD，FCVD)、CVD、HDPCVD、SACVD、旋涂、溅镀或其他合适的方法形成为合适的厚度。举例来说，层间介电材料层(未示出)可形成为覆盖刻蚀停止层302、虚设栅极结构212及间隙壁212c。随后，减小层间介电材料层的厚度，直到虚设栅极结构212的顶表面被暴露出，从而形成层间介电层300。层间介电材料层厚度的减小可通过化学机械抛光(CMP)工艺、刻蚀工艺或其他合适的工艺来实现。在减小层间介电材料层的厚度之后，虚设栅极结构212的顶表面、间隙壁212c的顶表面及层间介电层300的顶表面实质上共面。

图1J是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2J是沿图1J所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1J及图2J，移除虚设栅极结构212以形成暴露出半导体鳍208的一部分的中空部分H。举例来说，移除掩模层212d、虚设栅极212b及虚设栅极介电层212a，以在两个相邻的间隙壁212c之间形成中空部分H。在一些实施例中，半导体鳍208的暴露出的部分可充当半导体鳍208的沟道区230。在一些实施例中，通过刻蚀工艺或其他合适的工艺移除虚设栅极结构212。刻蚀工艺包括例如湿式刻蚀工艺或干式刻蚀工艺。湿式刻蚀工艺例如包括化学刻蚀，且干式刻蚀工艺例如包括等离子体刻蚀。然而，也可利用其他众所周知的刻蚀方法来移除虚设栅极结构212。在一些实施例中，在虚设栅极212b的刻蚀工艺期间，下伏的虚设栅极介电层212a可充当刻蚀停止层。在移除虚设栅极212b之后可移除虚设栅极介电层212a。

图1K是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2K是沿图1K所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1K及图2K，在中空部分H中依序沉积栅极介电层402、功函数层404a及金属层404b以形成栅极结构400。举例来说，每一栅极结构400位于对应的中空部分H中且夹置在相邻的间隙壁212c之间。如图1K及图2K所示，栅极结构400跨越半导体鳍208设置。举例来说，栅极结构400设置在半导体鳍208的沟道区230上。在一些实施例中，功函数层404a与金属层404b可被统称为栅极结构400的栅极404。在一些实施例中，栅极介电层402共形地沉积到中空部分H中。举例来说，栅极介电层402覆盖被中空部分H暴露出的半导体鳍208的顶表面及侧壁。同时，栅极介电层402还覆盖间隙壁212c的侧壁及绝缘体210a的顶表面。在一些实施例中，栅极介电层402的材料可与虚设栅极介电层212a的材料相同或不同。举例来说，栅极介电层402包含氧化硅、氮化硅、氮氧化硅或其组合。在一些替代性实施例中，栅极介电层402由高介电常数介电材料制成。在一些实施例中，高介电常数介电材料是指介电常数大于约7.0的介电材料，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其组合的金属氧化物或硅化物。在一些实施例中，栅极介电层402可通过例如分子束沉积(Molecular-Beam Deposition，MBD)、ALD、PECVD、热氧化、紫外-臭氧氧化、或其组合等形成。在一些实施例中，栅极介电层402还可包括界面层(未示出)。在一些实施例中，界面层可用于在半导体鳍208与栅极404之间产生良好的界面以及抑制随后形成的半导体装置的沟道载流子(channel carrier)的迁移率退化(mobility degradation)。在一些实施例中，界面层通过热氧化工艺、CVD工艺或ALD工艺形成。界面层包含例如氧化硅或氮氧化硅。在一些实施例中，可在栅极404与半导体鳍208之间进一步包括衬垫层(liner layer)、晶种层、粘着层或其组合。

如图1K及图2K所示，功函数层404a共形地设置在栅极介电层402上。在一些实施例中，功函数层404a包含p型功函数金属或n型功函数金属。示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、WN、其他合适的p型功函数材料或其组合。另一方面，示例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或其组合。在一些实施例中，功函数层404a可通过例如CVD、PECVD、ALD、远程等离子体原子层沉积(Remote Plasma Atomic Layer Deposition，RPALD)、等离子体增强原子层沉积(PEALD)、MBD等形成。在一些实施例中，功函数层404a可用于调整随后形成的半导体装置的阈值电压(Vt)。

金属层404b设置在功函数层404a上。在一些实施例中，金属层404b可包含钨、钴等。在一些实施例中，用于形成钨金属层404b的前体(precursor)气体可包括六氟化钨(WF₆)、硅烷(SiH₄)和/或氢气(H₂)。在一些实施例中，金属层404b通过CVD形成。在一些实施例中，在金属层404b与功函数层404a之间可存在阻挡层(未示出)。阻挡层包含例如TiN等且通过ALD形成。

在栅极介电层402、功函数层404a及金属层404b的形成期间，这些层的过量部分可形成在中空部分H外。举例来说，这些层的过量部分会形成在刻蚀停止层302及层间介电层300上。由此，可执行平坦化工艺(例如CMP工艺)，以移除这些层的过量部分，从而呈现图1K及图2K所示的结构。如图1K及图2K所示，栅极介电层402及功函数层404a具有U形剖视图。

图1I到图1K及图2I到图2K所示的步骤通常被称为“金属栅极替换工艺(metalgate replacement process)”。在一些实施例中，包含多晶硅的虚设栅极结构212被包含金属的栅极结构400取代。

图1L是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2L是沿图1L所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1L及图2L，移除每一栅极结构400的一部分以形成多个空腔C。栅极结构400的部分可通过回蚀工艺(etch back process)移除。举例来说，栅极介电层402的一部分、功函数层404a的一部分及金属层404b的一部分可通过执行湿式刻蚀工艺或干式刻蚀工艺来移除。在部分地移除栅极结构400之后，栅极结构400的顶表面T3低于层间介电层300的顶表面T4。如图2L所示，在部分地移除栅极结构400之后，半导体鳍208的沟道区230仍然被栅极结构400覆盖。

图1M是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2M是沿图1M所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1M及图2M，在空腔C中依序沉积金属层510、前体层(precursor layer)522及顶盖金属层524。举例来说，金属层510、前体层522及顶盖金属层524依序形成在栅极结构400的顶表面T3上。在一些实施例中，金属层510选择性地形成在栅极结构400上。在一些实施例中，金属层510包含例如钛、钽、钨、钴等。金属层510可通过例如ALD、CVD、PVD、或其组合等形成。

在一些实施例中，前体层522形成在金属层510上。举例来说，前体层522通过ALD沉积在空腔C中。在一些实施例中，前体层522利用特定调配(specific tuning)通过ALD选择性地沉积在金属层510上。在一些实施例中，前体层522包含含铪的化合物及掺杂剂。在一些实施例中，含铪的化合物包括例如二氧化铪(HfO₂)、四氯化铪(HfCl₄)、四双(乙基甲基氨基)铪(tetrakis(ethylmethylamido)hafnium，TEMAH)、四双(二甲基氨基)铪(tetrakis(dimethylamido)hafnium，TDMAH)、或其组合。在一些实施例中，含铪的化合物可与水共存。举例来说，可使用HfCl₄/H₂O、TEMAH/H₂O或TDMAH/H₂O。前体层522中的掺杂剂包括例如锆(Zr)、铝(Al)、镧(La)、钇(Y)、钆(Gd)、锶(Sr)、或其组合。前体层522可通过在ALD生长期间在HfO₂中引入掺杂剂来形成。换句话说，掺杂剂通过原位掺杂工艺(in-situ dopingprocess)引入。如图1M及图2M所示，顶盖金属层524形成在前体层522上。举例来说，顶盖金属层524形成为使得前体层522夹置在金属层510与顶盖金属层524之间。在一些实施例中，顶盖金属层524的材料包括例如氮化钛(TiN)、氮化钽(TaN)、钨(W)等。顶盖金属层524可通过例如ALD、CVD、PVD、或其组合等形成。在一些实施例中，顶盖金属层524选择性地形成在前体层522上。在一些实施例中，顶盖金属层524能够对前体层522提供机械应力(mechanicalstress)，因此前体层522的结晶度(crystallinity)可在后续工艺中变更。

图1N是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2N是沿图1N所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1N及图2N，将前体层522与顶盖金属层524同时退火以将前体层522转换成铁电层(ferroelectric layer)520。在一些实施例中，对前体层522执行后退火工艺(postannealing process)，以将前体层522中的HfO₂化合物的结晶度从非晶相改变成高温四方相(high-temperature tetragonal phase)。此后，当前体层522被冷却时，设置在前体层522上的顶盖金属层524能够提供机械应力，以进一步将前体层522中的HfO₂化合物的结晶度从高温四方相转换成高压铁电正交相(high-pressure ferroelectric orthorhombicphase)，从而将前体层522转换成铁电层520。在一些实施例中，在形成铁电层520之前，在栅极结构400上沉积金属层510。在一些实施例中，铁电层520具有10nm到50nm的厚度。应注意的是，前述步骤仅为用于形成铁电层520的示例性例示，且本公开并非仅限于此。根据引入到前体层522的掺杂剂而定，在一些替代性实施例中可省略顶盖金属层524。举例来说，在一些替代性实施例中，将前体层522退火而不提供顶盖金属层524能够将前体层522转换成铁电层520。

图1O是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2O是沿图1O所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1O及图2O，在铁电层520及顶盖金属层524上形成金属层(未示出)。为简洁起见，在图1O及图2O中将金属层与顶盖金属层524共同示出为金属层530。金属层包含例如钛、钽、钨、钴等。类似于金属层510，金属层可通过例如ALD、CVD、PVD、或其组合等形成。在一些实施例中，金属层选择性地形成在顶盖金属层524上。在一些实施例中，金属层510、铁电层520及金属层530在栅极结构400上共同地形成电容器结构500。如图1O及图2O所示，栅极结构400及电容器结构500位于对应的一对间隙壁212c之间。在一些实施例中，每一电容器结构500形成电容器。举例来说，金属层510可用作电容器的底部电极，金属层530可用作电容器的顶部电极，且铁电层520可用作夹置在顶部电极与底部电极之间的介电层。在一些实施例中，电容器结构500可被称为“金属-铁电-金属(metal-ferroelectric-metal，MFM)电容器”。在一些实施例中，随着电容器结构500(MFM电容器)的导入，随后形成的半导体装置可被称为“铁电随机存取存储器(Ferroelectric Random Access Memory，FRAM)”。

在一些实施例中，通过利用图1L到图1O及图2L到图2O中提供的步骤形成电容器结构500，电容器结构500的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率可介于0.69与1的范围内。在本公开通篇中，有效电容面积是指对电容有贡献的面积。举例来说，有效电容面积可指顶部电极、介电层及底部电极之间的垂直交叠面积。在图1O及图2O中，电容器结构500的有效电容面积是金属层530、铁电层520及金属层510之间的垂直交叠面积。举例来说，电容器结构500的有效电容面积在图3中标记为A_C，且图3是图1O及图2O的俯视图。应注意的是，为清晰起见，图3中省略了除半导体鳍208及金属层530之外的元件。由于比率小于1，因此可将跨越铁电层520的电压降(voltage drop)最大化，且电容器结构500的电容小于晶体管的电容(在栅极结构400与半导体鳍208之间产生的电容)。因此，可诱发整个迟滞窗口(hysteresis window)(即，可翻转所有铁电偶极(ferroelectricdipole))，可降低写入电压，可消除电荷俘获(charge trapping)问题，且可提高随后形成的半导体装置的耐久性。

图1P是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2P是沿图1P所示的线I-I’及II-II’截取的半导体装置10的剖视图。参照图1P及图2P，在电容器结构500上形成硬掩模层600以密封空腔C。在一些实施例中，硬掩模层600夹置在两个相邻的间隙壁212c之间。在一些实施例中，硬掩模层600的形成可包括利用介电材料填充空腔C，并执行平坦化工艺(例如CMP工艺或机械研磨工艺)以移除介电材料的过量部分。在执行平坦化工艺之后，硬掩模层600的顶表面T5与层间介电层300的顶表面T4实质上共面。在一些实施例中，硬掩模层600可由氮化硅、氮氧化硅、或碳氮氧化硅等形成。

图1Q是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2Q是沿图1Q所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1Q及图2Q，在层间介电层300、刻蚀停止层302、间隙壁212c及硬掩模层600上依序形成刻蚀停止层700及层间介电层800。在一些实施例中，刻蚀停止层700的材料可类似于刻蚀停止层320的材料。举例来说，刻蚀停止层700的材料包括氧化硅、氮化硅、碳氮化硅或其组合。刻蚀停止层700可使用例如CVD、SACVD、MLD、或ALD等来沉积。在一些实施例中，刻蚀停止层700可被称为“接触刻蚀停止层(contact etch stop layer，CESL)”。

如图1Q及图2Q所示，层间介电层800形成在刻蚀停止层700上。在一些实施例中，层间介电层800的材料可类似于层间介电层300的材料。在一些实施例中，层间介电层800包含氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、氟化二氧化硅玻璃(FSG)、碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺和/或它们的组合。在一些替代性实施例中，层间介电层800包含低介电常数介电材料。低介电常数介电材料的实例包括(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、福莱尔(Flare)、斯尔克 (密歇根州米德兰市的陶氏化学公司)、氢倍半硅氧烷(HSQ)或氟化氧化硅(SiOF)和/或其组合。应理解的是，层间介电层800可包含一种或多种介电材料和/或一个或多个介电层。在一些实施例中，层间介电层800通过FCVD、CVD、HDPCVD、SACVD、旋涂、溅镀或其他合适的方法形成为合适的厚度。

图1R是根据本公开一些实施例的制造半导体装置10的方法的各个阶段中的一个阶段的透视图。图2R是沿图1R所示的线I-I’及线II-II’截取的半导体装置10的剖视图。参照图1R及图2R，形成多个导电接触件900以获得半导体装置10。在一些实施例中，导电接触件900可包含铜、铜合金、镍、铝、锰、镁、银、金、钨、钴、或其组合等。在一些实施例中，导电接触件900可通过例如电化学镀覆工艺、CVD、PECVD、ALD、PVD、或其组合等形成。在一些实施例中，导电接触件900包括多个第一导电接触件900a及多个第二导电接触件900b。第一导电接触件900a与电容器结构500及栅极结构400电连接。另一方面，第二导电接触件900b与应变材料结构214电连接。换句话说，第一导电接触件900a可被称为“栅极接触件”，而第二导电接触件900b可被称为“源极/漏极接触件”。

在一些实施例中，第一导电接触件900a穿透层间介电层800、刻蚀停止层700及硬掩模层600。也就是说，层间介电层800、刻蚀停止层700及硬掩模层600分别包绕每一第一导电接触件900a的不同部分。如图2R所示，第一导电接触件900a与电容器结构500电连接及实体连接。举例来说，第一导电接触件900a与电容器结构500的金属层530实体接触。电容器结构500夹置在第一导电接触件900a与栅极结构400之间。电容器结构500也夹置在硬掩模层600与栅极结构400之间。在一些实施例中，第一导电接触件900a通过以下步骤形成。首先，在层间介电层800、刻蚀停止层700及硬掩模层600中形成多个接触开口(未示出)。在一些实施例中，接触开口可通过对层间介电层800、刻蚀停止层700及硬掩模层600执行刻蚀工艺来形成。在一些实施例中，接触开口的位置对应于电容器结构500的位置。举例来说，接触开口暴露出每一电容器结构500的金属层530的至少一部分。此后，将例如铜、铜合金、镍、铝、锰、镁、银、金、钨、钴、或其组合等导电材料填充到接触开口中。随后，执行平坦化工艺以移除接触开口外部的过量的材料以形成第一导电接触件900a。

在一些实施例中，第二导电接触件900b穿透层间介电层800、刻蚀停止层700、层间介电层300及刻蚀停止层302。如图1R及图2R所示，第二导电接触件900b与应变材料结构214电连接及实体连接。在一些实施例中，第二导电接触件900b通过以下步骤形成。首先，在层间介电层800、刻蚀停止层700、层间介电层300及刻蚀停止层302中形成多个接触开口(未示出)。在一些实施例中，接触开口可通过对层间介电层800、刻蚀停止层700、层间介电层300及刻蚀停止层302执行刻蚀工艺来形成。在一些实施例中，接触开口的位置对应于应变材料结构214的位置。举例来说，接触开口暴露出每一应变材料结构214的至少一部分。此后，可在接触开口中形成金属层(例如Ti层；未示出)。在一些实施例中，金属层被形成为与应变材料结构214的暴露出的部分直接接触。接着执行退火工艺以使金属层与应变材料结构214的暴露出的部分进行反应以在金属层与应变材料结构214之间形成硅化物层(未示出)。在形成硅化物层之后，可移除金属层以暴露出硅化物层。应注意的是，本文中的金属层的移除步骤是可选的。此后，将例如铜、铜合金、镍、铝、锰、镁、银、金、钨、钴、或其组合等导电材料填充到接触开口中。随后，执行平坦化工艺以移除接触开口外部的过量材料以形成第二导电接触件900b。

应注意的是，图1R及图2R所示的导电接触件900的位置仅为示例性例示，且本公开并非仅限于此。在一些替代性实施例中，导电接触件900可与半导体鳍208垂直对准，或者可在电容器结构500与应变材料结构214上设置在不同位置处。此外，第一导电接触件900a可在形成第二导电接触件900b之前、同时或之后形成。在一些实施例中，可在导电接触件900上形成多个布线图案(未示出)，以在半导体装置10与其他电子装置之间提供电连接。在一些实施例中，半导体装置10可被称为“鳍型场效应晶体管(FinFET)”。

图4是根据本公开一些替代性实施例的半导体装置20的剖视图。应注意的是，图4中呈现的剖视图是沿延伸方向与图1R所示线II-II’平行的线截取的。图4所示的半导体装置20类似于图1R所示的半导体装置10，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，半导体装置20中的绝缘体210a的数目小于半导体装置10中的绝缘体210a的数目。举例来说，如图4所示，在两个相邻的栅极结构400中的一些栅极结构400之间不存在绝缘体。也就是说，多个栅极结构400设置在同一半导体鳍208的顶表面上。另外，半导体装置20中的栅极结构400的数目多于半导体装置10中的栅极结构400的数目。在一些实施例中，图4左手边的三个栅极结构400可为第一类型的装置(例如，p型装置)，而右手边的其余三个栅极结构400可为第二类型的装置(例如，n型装置)。在一些实施例中，p型装置与n型装置被绝缘体210a分隔开。如图4所示，与半导体鳍208的延伸方向垂直的半导体鳍208的侧壁SW被栅极结构400及绝缘体210a中的一些的至少一部分覆盖。举例来说，半导体鳍208的侧壁SW被栅极介电层402及绝缘体210a覆盖。在一些实施例中，栅极结构400还覆盖与半导体鳍208的延伸方向平行的半导体鳍208的侧壁(未示出)。换句话说，半导体装置20中的栅极结构400中的一些覆盖半导体鳍208的顶表面及三个侧壁。在半导体装置20中，电容器结构500的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.69与1的范围内。

图5A是根据本公开一些替代性实施例的半导体装置30的剖视图。应注意的是，图5A中呈现的剖视图是沿延伸方向与图1R所示线II-II’平行的线截取的。图5A所示的半导体装置30类似于图1R所示的半导体装置10，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，在图5A所示的半导体装置30中省略了图1R所示的金属层510。也就是说，在图5A所示的半导体装置30中，电容器结构500由铁电层520及金属层530形成。如图5A所示，铁电层520与栅极结构400直接接触。在一些实施例中，栅极结构400的每一栅极404与每一电容器结构500可共同形成电容器。举例来说，栅极404可用作电容器的底部电极，金属层530可用作电容器的顶部电极，且铁电层520可用作夹置在顶部电极与底部电极之间的介电层。在半导体装置30中，电容器的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.69与1的范围内。

图5B是根据本公开一些替代性实施例的半导体装置40的剖视图。应注意的是，图5B中呈现的剖视图是沿延伸方向与图1R所示线II-II’平行的线截取的。图5B所示的半导体装置40类似于图5A所示半导体装置30，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，在图5B所示的半导体装置40中，铁电层520环绕金属层530的侧壁。换句话说，在半导体装置40的制造工艺中，在与图1M到图1N及图2M到图2N所示步骤类似的步骤期间，调整工艺配方以使得铁电层520形成为覆盖空腔C的侧壁的一部分。如图5B所示，铁电层520具有U形剖视图。在一些实施例中，金属层530通过铁电层520与间隙壁212c分隔开。在半导体装置40中，电容器的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.69与1的范围内。

图6A是根据本公开一些实施例的制造半导体装置50的方法的各个阶段中的一个阶段的透视图。图7A是沿图6A所示的线I-I’及II-II’截取的半导体装置50的剖视图。参照图6A及图7A，这些图中所示的结构可通过执行图1A到图1L所示的步骤来获得。此外，如图6A及图7A所示，在栅极结构400上形成硬掩模层600。举例来说，硬掩模层600形成在栅极结构400的顶表面T3上。在一些实施例中，硬掩模层600夹置在两个相邻的间隙壁212c之间。如图1L所示，硬掩模层600的顶表面T5与层间介电层300的顶表面T4实质上共面。图6A及图7A所示的硬掩模层600的材料及形成方法可类似于图1P及图2P所示的硬掩模层600的材料及形成方法，因此在本文中省略其详细说明。

图6B是根据本公开一些实施例的制造半导体装置50的方法的各个阶段中的一个阶段的透视图。图7B是沿图6B所示的线I-I’及线II-II’截取的半导体装置50的剖视图。参照图6B及图7B，在层间介电层300、刻蚀停止层302、间隙壁212c及硬掩模层600上依序形成刻蚀停止层700及层间介电层800。图6B及图7B所示的刻蚀停止层700及层间介电层800的材料及形成方法可相类似于图1Q及图2Q所示的刻蚀停止层700及层间介电层800的材料及形成方法，因此在本文中省略其详细说明。

图6C是根据本公开一些实施例的制造半导体装置50的方法的各个阶段中的一个阶段的透视图。图7C是沿图6C所示的线I-I’及线II-II’截取的半导体装置50的剖视图。参照图6C及图7C，移除层间介电层800的一部分、刻蚀停止层700的一部分及硬掩模层600的一部分以形成多个开口OP。在一些实施例中，开口OP可通过对层间介电层800、刻蚀停止层700及硬掩模层600执行刻蚀工艺来形成。在一些实施例中，开口OP的位置对应于栅极结构400的位置。举例来说，开口OP暴露出每一栅极结构400的顶表面T3的至少一部分。

图6D是根据本公开一些实施例的制造半导体装置50的方法的各个阶段中的一个阶段的透视图。图7D是沿图6D所示的线I-I’及线II-II’截取的半导体装置50的剖视图。参照图6D及图7D，在开口OP中形成电容器结构500。在一些实施例中，电容器结构500形成在栅极结构400上。如图7D所示，硬掩模层600环绕电容器结构500。图6D及图7D所示的电容器结构500的材料及形成方法可类似于图1M到图1O以及图2M及图2O所示的电容器结构500的材料及形成方法，因此在本文中省略其详细说明。每一电容器结构500包括金属层510、铁电层520及金属层530。如图6D及图7D所示，金属层510、铁电层520及金属层530沉积在开口OP中并依序堆叠在栅极结构400上。铁电层520夹置在金属层510与金属层530之间。

在图6D及图7D中，电容器结构500的有效电容面积是金属层530、铁电层520及金属层510之间的垂直交叠面积。举例来说，电容器结构500的有效电容面积在图8中标记为A_C，且图8是图6D及图7D的俯视图。应注意的是，为清晰起见，在图8中省略除了半导体鳍208、栅极结构400及金属层530之外的元件。在一些实施例中，通过利用图6C到图6D及图7C到图7D中提供的步骤形成电容器结构500，电容器结构500的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率可介于0.22与1的范围内。由于比率小于1，因此可将跨越铁电层520的电压降最大化，且电容器结构500的电容小于晶体管的电容。因此，可诱发整个迟滞窗口(即，可翻转所有铁电偶极)，可降低写入电压，可消除电荷俘获问题，且可提高随后形成的半导体装置的耐久性。

图6E是根据本公开一些实施例的制造半导体装置50的方法的各个阶段中的一个阶段的透视图。图7E是沿图6E所示的线I-I’及线II-II’截取的半导体装置50的剖视图。参照图6E及图7E，形成多个导电接触件900以获得半导体装置50。在一些实施例中，导电接触件900可包含铜、铜合金、镍、铝、锰、镁、银、金、钨、钴、或其组合等。在一些实施例中，导电接触件900可通过例如电化学镀覆工艺、CVD、PECVD、ALD、PVD、或其组合等形成。在一些实施例中，导电接触件900包括多个第一导电接触件900a及多个第二导电接触件900b。第一导电接触件900a与电容器结构500及栅极结构400电连接。另一方面，第二导电接触件900b与应变材料结构214电连接。换句话说，第一导电接触件900a可被称为“栅极接触件”，而第二导电接触件900b可被称为“源极/漏极接触件”。

在一些实施例中，第一导电接触件900a穿透层间介电层800、刻蚀停止层700及硬掩模层600。也就是说，层间介电层800、刻蚀停止层700及硬掩模层600分别包绕每一第一导电接触件900a的不同部分。如图7E所示，第一导电接触件900a与电容器结构500电连接及实体连接。举例来说，第一导电接触件900a与电容器结构500的金属层530实体接触。电容器结构500夹置在第一导电接触件900a与栅极结构400之间。在一些实施例中，第一导电接触件900a通过将导电材料(即，铜、铜合金、镍、铝、锰、镁、银、金、钨、钴、或其组合等)填充到开口OP中以及执行平坦化工艺以移除开口OP外部的过量的材料来形成。

在一些实施例中，第二导电接触件900b穿透层间介电层800、刻蚀停止层700、层间介电层300及刻蚀停止层302。如图6E及图7E所示，第二导电接触件900b与应变材料结构214电连接及实体连接。在一些实施例中，图6E及图7E所示的第二导电接触件900b的形成方法可类似于图1R及图2R所示的第二导电接触件900b的形成方法，因此在本文中省略其详细说明。

应注意的是，图6E及图7E所示的导电接触件900的位置仅为示例性例示，且本公开并非仅限于此。在一些替代性实施例中，导电接触件900可与半导体鳍208垂直对准，或者可在电容器结构500与应变材料结构214上设置在不同位置处。此外，第一导电接触件900a可在形成第二导电接触件900b之前、同时或之后形成。也就是说，在一些替代性实施例中，可同时形成用于形成第二导电接触件900b的接触开口及用于形成第一导电接触件900a的开口OP(图6C及图7C所示)。在一些实施例中，可在导电接触件900上形成多个布线图案(未示出)，以在半导体装置50与其他电子装置之间提供电连接。在一些实施例中，半导体装置50可被称为“鳍型场效应晶体管(FinFET)”。

图9是根据本公开一些替代性实施例的半导体装置60的剖视图。应注意的是，图9中呈现的剖视图是沿延伸方向与图7E所示线II-II’平行的线截取的。图9所示的半导体装置60类似于图7E所示的半导体装置50，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，半导体装置60中的绝缘体210a的数目及电容器结构500的数目分别小于半导体装置50中的绝缘体210a的数目及电容器结构500的数目。举例来说，如图9所示，在两个相邻的栅极结构400中的一些栅极结构400之间不存在绝缘体。也就是说，多个栅极结构400设置在同一半导体鳍208的顶表面上。此外，在栅极结构400中的一些栅极结构400上未形成有电容器结构。另外，半导体装置60中的栅极结构400的数目多于半导体装置50中的栅极结构400的数目。在一些实施例中，图9左手边的三个栅极结构400可为第一类型的装置(例如，p型装置)，而右手边的其余三个栅极结构400可为第二类型的装置(例如，n型装置)。在一些实施例中，p型装置与n型装置被绝缘体210a分隔开。如图9所示，与半导体鳍208的延伸方向垂直的半导体鳍208的侧壁SW被栅极结构400及绝缘体210a中的一些的至少一部分覆盖。举例来说，半导体鳍208的侧壁SW被栅极介电层402及绝缘体210a覆盖。在一些实施例中，栅极结构400还覆盖与半导体鳍208的延伸方向平行的半导体鳍208的侧壁(未示出)。换句话说，半导体装置60中的栅极结构400中的一些覆盖半导体鳍208的顶表面及三个侧壁。在半导体装置60中，电容器结构500的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.22与1的范围内。

图10A是根据本公开一些替代性实施例的半导体装置70的剖视图。应注意的是，图10A中呈现的剖视图是沿延伸方向与图7E所示线II-II’平行的线截取的。图10A所示的半导体装置70类似于图7E所示的半导体装置50，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，在图10A所示的半导体装置70中省略了图7E所示的金属层510。也就是说，在图10A所示的半导体装置70中，电容器结构500由铁电层520及金属层530形成。如图10A所示，铁电层520与栅极结构400直接接触。在一些实施例中，栅极结构400的每一栅极404与每一电容器结构500可共同形成电容器。举例来说，栅极404可用作电容器的底部电极，金属层530可用作电容器的顶部电极，且铁电层520可用作夹置在顶部电极与底部电极之间的介电层。在半导体装置70中，电容器的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.22与1的范围内。

图10B是根据本公开一些替代性实施例的半导体装置80的剖视图。应注意的是，图10B中呈现的剖视图是沿延伸方向与图7E所示线II-II’平行的线截取的。图10B所示的半导体装置80类似于图10A所示的半导体装置70，因此类似的元件由相同的附图标号表示，且在本文中省略其详细说明。然而，在图10B所示的半导体装置80中，铁电层520环绕金属层530的侧壁。换句话说，在半导体装置80的制造工艺中，在与图6D及图7D所示步骤类似的步骤期间，调整工艺配方以使得铁电层520形成为覆盖开口OP的侧壁的一部分。如图10B所示，铁电层520具有U形剖视图。在一些实施例中，金属层530通过铁电层520与间隙壁212c分隔开。在半导体装置80中，电容器的有效电容面积对栅极结构400与半导体鳍208之间的接触面积的比率介于0.22与1的范围内。

根据本公开的一些实施例，一种半导体装置包括半导体衬底、栅极结构、电容器结构以及导电接触件。所述半导体衬底上具有至少一个半导体鳍。所述栅极结构跨越所述半导体鳍设置。所述电容器结构设置在所述栅极结构上。所述电容器结构包括铁电层以及设置在所述铁电层上的第一金属层。所述电容器结构夹置在所述导电接触件与所述栅极结构之间。

根据本公开的一些实施例，所述铁电层环绕所述第一金属层的侧壁。

根据本公开的一些实施例，所述电容器结构还包括夹置在所述栅极结构与所述铁电层之间的第二金属层。

根据本公开的一些实施例，所述半导体装置还包括一对间隙壁，其中所述栅极结构及所述电容器结构位于所述一对间隙壁之间。

根据本公开的一些实施例，所述半导体装置还包括位于所述电容器结构上的硬掩模层，其中所述硬掩模层夹置在所述一对间隙壁之间且所述导电接触件穿透所述硬掩模层。

根据本公开的一些实施例，所述半导体装置还包括环绕所述电容器结构及所述导电接触件的硬掩模层，其中所述硬掩模层夹置在所述一对间隙壁之间。

根据本公开的一些实施例，所述电容器结构的有效电容面积对所述栅极结构与所述至少一个半导体鳍之间的接触面积的比率介于0.22到1的范围内。

根据本公开的一些实施例，一种制造半导体装置的方法包括至少以下步骤。将半导体衬底图案化以在所述半导体衬底中形成多个沟槽且在所述沟槽之间形成至少一个半导体鳍。在所述沟槽中形成多个绝缘体。跨越所述半导体鳍形成虚设栅极结构。在被所述虚设栅极结构显露出的所述半导体鳍的部分上形成多个应变材料结构。移除所述虚设栅极结构以形成中空部分。在所述中空部分中形成栅极结构。移除所述栅极结构的一部分以形成空腔。在所述栅极结构上形成电容器结构。在所述电容器结构上形成硬掩模层以密封所述空腔。所述电容器结构通过至少以下步骤形成。在所述空腔中形成铁电层。在所述铁电层上沉积第一金属层。

根据本公开的一些实施例，形成所述电容器结构的所述步骤还包括在形成所述铁电层之前，在所述栅极结构上沉积第二金属层。

根据本公开的一些实施例，形成所述铁电层的所述步骤包括至少以下步骤。通过原子层沉积(atomic layer deposition，ALD)在所述空腔中沉积前体层(precursorlayer)。将所述前体层退火，以形成所述铁电层。

根据本公开的一些实施例，所述前体层包含含铪的化合物及掺杂剂，所述含铪的化合物包括二氧化铪(HfO₂)、四氯化铪(HfCl₄)、四双(乙基甲基氨基)铪(tetrakis(ethylmethylamido)hafnium，TEMAH)、四双(二甲基氨基)铪(tetrakis(dimethylamido)hafnium，TDMAH)、或其组合，且所述掺杂剂包括锆(Zr)、铝(Al)、镧(La)、钇(Y)、钆(Gd)、锶(Sr)、或其组合。

根据本公开的一些实施例，形成所述铁电层的所述步骤还包括至少以下步骤。在将所述前体层退火之前，在所述前体层上形成顶盖金属层。将所述顶盖金属层与所述前体层同时退火，以形成所述铁电层。

根据本公开的一些实施例，所述铁电层被形成为覆盖所述空腔的侧壁。

根据本公开的一些实施例，制造所述半导体装置的所述方法还包括形成穿透所述硬掩模层的导电接触件，其中所述导电接触件位于所述电容器结构上。

根据本公开的一些替代性实施例，一种制造半导体装置的方法包括至少以下步骤。将半导体衬底图案化以形成至少一个半导体鳍。跨越所述半导体鳍形成一对间隙壁。在所述一对间隙壁之间形成栅极结构。在所述栅极结构上及所述一对间隙壁之间形成硬掩模层。在所述硬掩模层及所述一对间隙壁上依序形成刻蚀停止层及层间介电层。移除所述硬掩模层的一部分、所述刻蚀停止层的一部分及所述层间介电层的一部分以形成开口。所述开口暴露出所述栅极结构的顶表面。在所述栅极结构上形成电容器结构。使用导电材料填充所述开口以形成导电接触件。所述电容器结构通过至少以下步骤形成。在所述开口中形成铁电层。在所述铁电层上沉积第一金属层。

根据本公开的一些替代性实施例，形成所述电容器结构的所述步骤还包括在形成所述铁电层之前，在所述栅极结构上沉积第二金属层。

根据本公开的一些替代性实施例，形成所述铁电层的所述步骤包括至少以下步骤。通过原子层沉积(atomic layer deposition，ALD)在所述开口中沉积前体层(precursor layer)。将所述前体层退火，以形成所述铁电层。

根据本公开的一些替代性实施例，所述前体层包含含铪的化合物及掺杂剂，所述含铪的化合物包括二氧化铪(HfO₂)、四氯化铪(HfCl₄)、四双(乙基甲基氨基)铪(tetrakis(ethylmethylamido)hafnium，TEMAH)、四双(二甲基氨基)铪(tetrakis(dimethylamido)hafnium，TDMAH)、或其组合，且所述掺杂剂包括锆(Zr)、铝(Al)、镧(La)、钇(Y)、钆(Gd)、锶(Sr)、或其组合。

根据本公开的一些替代性实施例，形成所述铁电层的所述步骤还包括至少以下步骤。在将所述前体层退火之前，在所述前体层上形成顶盖金属层。将所述顶盖金属层与所述前体层同时退火，以形成所述铁电层。

根据本公开的一些替代性实施例，所述铁电层被形成为覆盖所述开口的侧壁。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。