具体实施方式

图1是示出根据发明构思的一些示例实施方式的三维半导体存储器件的示意性透视图。

参照图1，根据发明构思的一些示例实施方式的三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及将单元阵列结构CS垂直连接到外围电路结构PS的贯穿接触(未示出)。当在平面图中观察时，单元阵列结构CS可以与外围电路结构PS重叠。

在发明构思的一些示例实施方式中，外围电路结构PS可以包括行和/或列解码器、页缓冲器、控制电路和/或外围逻辑电路。包括在外围电路结构PS中的外围逻辑电路可以集成在半导体衬底上。

单元阵列结构CS可以包括单元阵列，该单元阵列包括三维布置的多个存储单元。例如，单元阵列结构CS可以包括多个存储块BLK0-BLKn。存储块BLK0-BLKn的每个可以包括三维布置的多个存储单元。

图2是示出根据发明构思的一些示例实施方式的三维半导体存储器件的平面图。图3是沿着图2的线I-I'截取的剖视图。

参照图2和图3，包括外围晶体管PTR的外围电路结构PS可以设置在衬底SUB上。包括电极结构ST的单元阵列结构CS可以设置在外围电路结构PS上。衬底SUB可以是或可以包括硅衬底、硅锗衬底、锗衬底和/或在单晶硅衬底上生长的单晶外延层。衬底SUB可以包括由器件隔离层DIL限定的有源区域。

外围电路结构PS可以包括设置在衬底SUB的有源区域上的多个外围晶体管PTR。外围晶体管PTR可以构成如上所述的行解码器和列解码器、页缓冲器、控制电路和外围逻辑电路或可以被包括在如上所述的行解码器和列解码器、页缓冲器、控制电路和外围逻辑电路中。外围晶体管PTR可以包括具有各种氧化物厚度和/或阈值电压的NMOS和/或PMOS晶体管。外围晶体管PTR可以包括平面晶体管；然而，示例实施方式不限于此。外围互连线PIL可以通过外围接触PCNT电连接到外围晶体管PTR。

第一层间绝缘层ILD1可以提供在衬底SUB上，以覆盖外围晶体管PTR、外围接触PCNT和外围互连线PIL。第一层间绝缘层ILD1可以包括多个堆叠的绝缘层。例如，第一层间绝缘层ILD1可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层中的至少一种。

单元阵列结构CS可以提供在外围电路结构PS上。在下文中，将在下面更详细地描述单元阵列结构CS。

蚀刻停止层ESL可以提供在第一层间绝缘层ILD1上。第二层间绝缘层ILD2可以提供在蚀刻停止层ESL上。半导体层SL可以提供在第二层间绝缘层ILD2中。半导体层SL可以提供在单元阵列结构CS的单元阵列区域CAR中。半导体层SL的一部分可以提供在单元阵列结构CS的连接区域CNR中。

半导体层SL可以包括下半导体层LSL、在下半导体层LSL上的源半导体层SSL以及在源半导体层SSL上的上半导体层USL。下半导体层LSL、源半导体层SSL和上半导体层USL可以彼此垂直重叠。源半导体层SSL可以插置在下半导体层LSL和上半导体层USL之间。下半导体层LSL和上半导体层USL可以通过源半导体层SSL彼此电连接。

详细地，下半导体层LSL可以由半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)或其混合物)的至少一种形成和/或包括半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)或其混合物)的至少一种。下半导体层LSL可以具有单晶结构、非晶结构和多晶结构中的至少一种。作为示例，下半导体层LSL可以包括n型掺杂的多晶硅层，例如包括诸如砷和/或磷的掺杂剂的多晶硅层。

尽管未示出，但是在一些示例实施方式中，可以在下半导体层LSL下方提供含金属的导电层。由于该导电层，可以减小半导体层SL的电阻。

在一些示例实施方式中，源半导体层SSL和上半导体层USL中的每个可以包括与下半导体层LSL相同的半导体材料。作为示例，源半导体层SSL可以包括n型掺杂的多晶硅层。上半导体层USL可以包括n型掺杂的多晶硅层。源半导体层SSL中的杂质的浓度可以不同于(例如可以大于或小于)下半导体层LSL中的杂质的浓度。上半导体层USL中的杂质的浓度可以不同于(例如可以大于或小于)下半导体层LSL中的杂质的浓度。

电极结构ST可以提供在半导体层SL上。电极结构ST可以包括在垂直方向(例如第三方向D3)上堆叠在上半导体层USL上的多个电极EL。电极结构ST还可以包括将堆叠的电极EL彼此分开的第一绝缘层IL1。电极结构ST的第一绝缘层IL1和电极EL可以在第三方向D3上交替地堆叠。

电极结构ST可以从单元阵列结构CS的单元阵列区域CAR延伸到单元阵列结构CS的连接区域CNR。电极结构ST可以在连接区域CNR上或连接区域CNR内具有阶梯结构STS。例如，随着距单元阵列区域CAR的距离增加，连接区域CNR上的电极结构ST的高度可以以逐步的方式减小。

电极结构ST还可以包括提供在其中的模制结构MO。模制结构MO可以提供在阶梯结构STS中，并且可以不提供在单元阵列区域CAR内。模制结构MO可以包括在第三方向D3上堆叠在第二层间绝缘层ILD2上的牺牲层HL。模制结构MO还可以包括第一绝缘层IL1，第一绝缘层IL1将堆叠的牺牲层HL彼此分开。模制结构MO的第一绝缘层IL1和牺牲层HL可以在第三方向D3上交替地堆叠。

模制结构MO的牺牲层HL可以提供为具有阶梯结构。例如，随着距单元阵列区域CAR的距离增加，连接区域CNR上的模制结构MO的高度可以以逐步的方式减小。

模制结构MO的牺牲层HL可以将单元阵列区域CAR上的电极EL和连接区域CNR上的电极EL物理地连接到彼此，其中单元阵列区域CAR上的电极EL和连接区域上的电极EL位于相同的水平。例如，牺牲层HL可以插置在分别设置在单元阵列区域CAR和连接区域CNR上并且位于相同水平的电极EL之间。

牺牲层HL可以由绝缘材料(诸如硅氮化物和/或硅氮氧化物)形成和/或包括绝缘材料(诸如硅氮化物和/或硅氮氧化物)。由于模制结构MO的牺牲层HL和第一绝缘层IL1均包括绝缘材料，所以模制结构MO可以是绝缘体。

电极结构ST的电极EL中的最下面的电极可以用作下选择线。电极结构ST的电极EL中的最上面的电极可以用作上选择线。除了下选择线和上选择线以外的所有电极EL可以用作字线。

电极EL可以包括选自由以下材料组成的组或包括以下材料的组的至少一种导电材料：掺杂的半导体材料(例如掺杂的硅)、金属材料(例如钨、铜或铝)、导电的金属氮化物(例如钛氮化物或钽氮化物)和过渡金属(例如钛或钽)。第一绝缘层IL1可以由硅氧化物形成和/或包括硅氧化物。

单元阵列区域CAR上的电极结构ST还可以包括第二绝缘层IL2。第二绝缘层IL2可以仅局部地提供在单元阵列区域CAR上，并且可以不提供在连接区域CNR上。第二绝缘层IL2的厚度可以大于第一绝缘层IL1的厚度。第二绝缘层IL2可以由与第一绝缘层IL1相同的绝缘材料形成和/或包括与第一绝缘层IL1相同的绝缘材料。作为示例，第二绝缘层IL2可以由硅氧化物形成和/或包括硅氧化物。

穿透电极结构ST的多个垂直沟道结构VS可以提供在单元阵列区域CAR上。当在平面图中观察时，垂直沟道结构VS可以在特定(例如周期性)方向上和/或以Z字形和/或蜂窝形布置。每个垂直沟道结构VS可以包括垂直绝缘图案VP、垂直半导体图案SP和间隙填充绝缘图案VI。

垂直绝缘图案VP可以插置在电极结构ST和垂直半导体图案SP之间。垂直绝缘图案VP可以从电极结构ST的顶表面朝向下半导体层LSL垂直地延伸。垂直绝缘图案VP可以像顶端敞开的管一样地(例如像PVC管一样地)成形。垂直半导体图案SP可以覆盖垂直绝缘图案VP的内表面。垂直半导体图案SP可以与垂直绝缘图案VP一起朝向下半导体层LSL延伸。垂直半导体图案SP也可以像顶端敞开的管一样地(例如像PVC管一样地)成形。垂直半导体图案SP的内部空间可以填充有间隙填充绝缘图案VI。

垂直绝缘图案VP可以包括一层或更多层。在发明构思的一些示例实施方式中，垂直绝缘图案VP可以包括数据存储层。例如，垂直绝缘图案VP可以用作NAND FLASH存储器件的数据存储层和/或用作数据存储层的一部分，并且可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。在NAND FLASH存储器件中，电极EL和垂直半导体图案SP之间的电荷存储层可以用于存储数据。电荷存储层中存储的数据可以因福勒-诺德海姆(Fowler-Nordheim，FN)隧穿现象而变化，该现象可以在电极EL与垂直半导体图案SP之间存在电压差(例如至少特定电压差)时发生。

例如，电荷存储层可以是和/或可以包括陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。在一些示例实施方式中，电荷存储层可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和叠层陷阱层中的至少之一。隧道绝缘层可以由其带隙大于电荷存储层的带隙的材料的至少一种形成和/或包括其带隙大于电荷存储层的带隙的材料的至少一种。隧道绝缘层可以由高k电介质材料(例如铝氧化物和/或铪氧化物)的至少一种或硅氧化物形成，和/或包括高k电介质材料(例如铝氧化物和/或铪氧化物)的至少一种或硅氧化物。阻挡绝缘层可以由硅氧化物形成和/或包括硅氧化物。

垂直半导体图案SP可以由半导体材料(例如硅(Si)、锗(Ge)或其混合物)的至少一种形成和/或包括半导体材料(例如硅(Si)、锗(Ge)或其混合物)的至少一种。此外，垂直沟道结构VS可以由掺杂的半导体材料或本征半导体材料形成和/或包括掺杂的半导体材料或本征半导体材料。包含半导体材料的垂直半导体图案SP可以用作构成或对应于NAND FLASH存储器件的单元串的晶体管的沟道区域。

导电垫PAD可以提供在每个垂直沟道结构VS的上部中或上部上。导电垫PAD可以覆盖垂直半导体图案SP的顶表面和间隙填充绝缘图案VI的顶表面。导电垫PAD的侧表面可以与垂直绝缘图案VP的内表面接触。导电垫PAD可以由掺杂的半导体材料和导电材料中的至少一种形成和/或包括掺杂的半导体材料和导电材料中的至少一种。位线接触插塞BPLG可以通过导电垫PAD电连接到垂直半导体图案SP。

每个垂直沟道结构VS可以具有第一直径DI1。垂直沟道结构VS的第一直径DI1可以在向下的方向上逐渐减小。第一直径DI1可以在垂直沟道结构VS的顶部水平处具有最大值。垂直沟道结构VS的横截面可以具有锥形形状。

源半导体层SSL可以与每个垂直半导体图案SP的下侧壁接触，例如直接接触。源半导体层SSL可以将垂直半导体图案SP电连接到彼此。因此，垂直半导体图案SP、源半导体层SSL、下半导体层LSL和上半导体层USL可以彼此电连接。

根据发明构思的一些示例实施方式的三维半导体存储器件可以是或可以包括三维NAND FLASH存储器件。NAND FLASH存储器件的单元串可以集成在半导体层SL上的电极结构ST中。电极结构ST和穿透电极结构ST的垂直沟道结构VS可以构成或对应于三维地布置在半导体层SL上的存储单元。电极结构ST的电极EL可以用作晶体管的栅电极。

多个分离结构SPS可以被提供为穿透电极结构ST。分离结构SPS可以在第二方向D2上延伸并且彼此平行。例如，分离结构SPS可以将电极结构ST中的一个电极EL水平地分成多个电极EL。被分离结构SPS分成的所述多个电极EL可以沿第一方向D1布置。第一方向D1可以关于衬底SUB的表面是水平的。被分离结构SPS分成的所述多个电极EL可以在第二方向D2上延伸并且可以彼此平行。第二方向D2可以关于衬底SUB的表面是水平的。分离结构SPS可以由绝缘材料(例如硅氧化物)形成和/或包括绝缘材料(例如硅氧化物)。

返回参考图2，当在平面图中观察时，分离结构SPS的侧壁SW可以具有波状和/或凹凸形状。详细地，分离结构SPS的侧壁SW可以包括突出部分PP和凹陷部分SS。突出部分PP可以在远离分离结构SPS的中心线CLE的方向上突出。例如，突出部分PP可以从分离结构SPS的中心线CLE在第一方向D1上突出。凹陷部分SS可以从突出部分PP朝向分离结构SPS的中心线CLE凹入。

分离结构SPS在第一方向D1上的最大宽度W1可以由彼此相对的侧壁SW的一对相对的突出部分PP限定。分离结构SPS在第一方向D1上的最小宽度W2可以由彼此相对的侧壁SW的一对相对的凹陷部分SS限定。分离结构SPS的最大宽度W1可以大于垂直沟道结构VS的上部的第一直径DI1。分离结构SPS的最小宽度W2可以小于、等于或大于垂直沟道结构VS的上部的第一直径DI1。

返回参考图2和图3，第三层间绝缘层ILD3可以被提供在半导体层SL和第二层间绝缘层ILD2上。第三层间绝缘层ILD3可以覆盖电极结构ST的阶梯结构STS。第四层间绝缘层ILD4可以被提供在第三层间绝缘层ILD3上。

单元接触插塞PLG可以被提供在连接区域CNR上。单元接触插塞PLG可以被提供为穿透阶梯结构STS的电极EL和在电极EL下方的模制结构MO。如上所述，因为模制结构MO是绝缘体或包括绝缘体，所以一个单元接触插塞PLG可以连接至一个电极EL。

每个单元接触插塞PLG可以具有第二直径DI2。单元接触插塞PLG的第二直径DI2可以在向下的方向上逐渐减小。第二直径DI2可以在单元接触插塞PLG的顶部水平处具有最大值。单元接触插塞PLG的上部的第二直径DI2可以大于垂直沟道结构VS的上部的第一直径DI1。接触插塞PLG可以具有锥形形状。

单元接触插塞PLG可以包括第一单元接触插塞PLG1和第二单元接触插塞PLG2。第一单元接触插塞PLG1可以被提供为穿透电极结构ST的阶梯结构STS，并且可以朝向半导体层SL延伸。绝缘图案IP可以插置在第一单元接触插塞PLG1和上半导体层USL之间。第一单元接触插塞PLG1可以通过绝缘图案IP与半导体层SL分离，例如电分离。

第二单元接触插塞PLG2可以穿透电极结构ST的阶梯结构STS，并且可以朝向外围电路结构PS延伸。第二单元接触插塞PLG2还可以穿透第二层间绝缘层ILD2和蚀刻停止层ESL，并且可以联接到外围互连线PIL中的最上面的外围互连线。结果，电极EL和外围互连线PIL中的最上面的外围互连线可以通过第二单元接触插塞PLG2彼此电连接。

至少一个贯穿接触TVS可以被提供在衬底SUB的贯穿接触区域TVR上。贯穿接触TVS可以被提供为穿透第三层间绝缘层ILD3、第二层间绝缘层ILD2和蚀刻停止层ESL，并且可以联接到外围互连线PIL中的最上面的外围互连线。当在平面图中观察时，贯穿接触TVS可以被提供在贯穿接触区域TVR中。贯穿接触区域TVR可以在第二方向D2上与电极结构ST的阶梯结构STS相邻。

贯穿接触TVS可以具有第三直径DI3。贯穿接触TVS的第三直径DI3可以在向下方向上逐渐减小。第三直径DI3可以在贯穿接触TVS的最高水平处具有最大值。贯穿接触TVS的上部的第三直径DI3可以大于垂直沟道结构VS的上部的第一直径DI1。贯穿接触TVS可以具有锥形形状。

多条位线BL和多条连接线CL可以被提供在第四层间绝缘层ILD4上。位线BL可以在第一方向D1上延伸并且彼此平行。

位线接触插塞BPLG可以被提供在第四层间绝缘层ILD4中，例如在第四层间绝缘层ILD4内。位线接触插塞BPLG可以分别联接到垂直沟道结构VS上的导电垫PAD。每条位线BL可以通过位线接触插塞BPLG和导电垫PAD电连接到垂直半导体图案SP。

通路VIA可以被提供在第四层间绝缘层ILD4中。连接线CL中的至少一条可以通过通路VIA电连接到第一单元接触插塞PLG1。连接线CL中的至少一条可以通过通路VIA电连接到贯穿接触TVS。

根据本发明构思的一些示例实施方式，垂直沟道结构VS、分离结构SPS、单元接触插塞PLG和贯穿接触TVS中的每个或至少一些可以具有彼此共面的顶表面。例如，垂直沟道结构VS、分离结构SPS、单元接触插塞PLG和贯穿接触TVS中的每个或至少一些的顶表面可以与第三层间绝缘层ILD3的顶表面共面。

图4至图13是沿图2的线I-I'截取的剖视图，以示出根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法。图14A、图14B和图14C是示出形成图8的沟槽的方法的平面图。

参照图2和图4，可以在衬底SUB上形成外围电路结构PS。外围电路结构PS的形成可以包括：在衬底SUB上形成外围晶体管PTR；在外围晶体管PTR上形成外围互连线PIL；形成将外围晶体管PTR连接到外围互连线PIL的外围接触PCNT；以及形成第一层间绝缘层ILD1。

例如，外围晶体管PTR的形成可以包括：在衬底SUB上形成器件隔离层DIL以限定有源区；对有源区的部分进行掺杂以形成阱区；在有源区上形成栅极绝缘层和栅电极；和/或对有源区的上部掺杂质以形成源极/漏极区。

可以在第一层间绝缘层ILD1上形成蚀刻停止层ESL。可以在蚀刻停止层ESL上形成第二层间绝缘层ILD2。可以在第二层间绝缘层ILD2中形成下半导体层LSL。下半导体层LSL可以由半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其混合物))的至少一种形成，和/或包括半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其混合物))的至少一种。

可以在下半导体层LSL上形成第三绝缘层IL3、下牺牲层LHL和第四绝缘层IL4。当在平面图中观察时，下牺牲层LHL可以与下半导体层LSL重叠。例如，第三绝缘层IL3和第四绝缘层IL4可以由硅氧化物形成和/或包括硅氧化物，下牺牲层LHL可以由硅氮化物或硅氮氧化物形成和/或包括硅氮化物或硅氮氧化物。

可以在第四绝缘层IL4上形成上半导体层USL。当在平面图中观察时，上半导体层USL可以与下半导体层LSL重叠。上半导体层USL的顶表面可以与第二层间绝缘层ILD2的顶表面共面。上半导体层USL可以由半导体材料形成和/或包括半导体材料。

可以在上半导体层USL上形成模制结构MO。例如，模制结构MO可以通过在上半导体层USL上重复且交替地堆叠第一绝缘层IL1和牺牲层HL而形成。第二绝缘层IL2可以形成为模制结构MO的最上面的层。

可以使用热或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理化学气相沉积和原子层沉积(ALD)工艺中的至少一种沉积第一绝缘层IL1、牺牲层HL和第二绝缘层IL2。第一绝缘层IL1可以由硅氧化物形成和/或包括硅氧化物，牺牲层HL可以由硅氮化物或硅氮氧化物形成和/或包括硅氮化物或硅氮氧化物。

阶梯结构STS可以在模制结构MO中形成。例如，外围电路结构PS上的单元阵列结构CS可以包括单元阵列区域CAR和连接区域CNR。可以对模制结构MO执行循环图案化工艺以在连接区域CNR上形成阶梯结构STS。

阶梯结构STS的形成可以包括在模制结构MO上形成掩模图案(未示出)以及使用该掩模图案执行循环图案化工艺几次。每个循环图案化工艺可以包括使用掩模图案作为蚀刻掩模来蚀刻模制结构MO的一部分以及执行减小掩模图案的尺寸的修整工艺。

第三层间绝缘层ILD3可以在模制结构MO上形成。第三层间绝缘层ILD3的形成可以包括厚地形成绝缘层以覆盖模制结构MO以及对绝缘层执行平坦化工艺，诸如化学机械平坦化(CMP)和/或回蚀刻工艺，以暴露第二绝缘层IL2。

参照图2和图5，可以对具有第三层间绝缘层ILD3的结构执行图案化工艺，以形成具有高的深宽比的第一至第五孔HO1-HO5。图案化工艺可以包括在模制结构MO和第三层间绝缘层ILD3上形成具有多个开口的硬掩模以及使用该硬掩模作为蚀刻掩模来执行各向异性蚀刻工艺。各向异性蚀刻工艺可以是或包括等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、感应耦合等离子体反应离子蚀刻(ICP-RIE)工艺和/或离子束蚀刻(IBE)工艺。

第一至第五孔HO1-HO5可以形成为具有相同或相似的直径。第一至第五孔HO1-HO5中的每个可以在其顶部水平处具有第一直径DI1。

第一至第三孔HO1、HO2和HO3可以在上半导体层USL上形成。第一至第三孔HO1、HO2和HO3可以穿透模制结构MO并且可以暴露上半导体层USL。第一至第三孔HO1、HO2和HO3可以具有位于相同水平(例如第一高度LV1)的底部。

第四孔HO4和第五孔HO5可以在第一层间绝缘层ILD1上形成。第五孔HO5可以形成在贯穿接触区域TVR中。第四孔HO4和第五孔HO5可以穿透模制结构MO、第二层间绝缘层ILD2和蚀刻停止层ESL，并且可以暴露出外围互连线PIL中的最上面的外围互连线。第四孔HO4和第五孔HO5可以具有位于相同水平(例如第二高度LV2)处的底部。第二水平LV2可以低于第一水平LV1。

通过在形成第一至第五孔HO1-HO5的各向异性蚀刻工艺中调整蚀刻配方，当上半导体层USL暴露时终止对第一至第三孔HO1、HO2和HO3的蚀刻是可能的。第四孔HO4和第五孔HO5的蚀刻可以被调整以在外围互连线PIL中的最上面的外围互连线暴露时终止。换句话说，通过执行各向异性蚀刻工艺一次而形成其底部位于不同水平的孔HO1-HO5是可能的。各向异性刻蚀工艺可以利用(例如基于)上半导体层USL与第二层间绝缘层ILD2之间的蚀刻选择性(即，蚀刻速率的差异)执行。例如，可以基于与上半导体层USL相关联的光发射信号来确定各向异性蚀刻工艺的终点。

参照图2和图6，可以形成牺牲材料SAC以填充第一至第五孔HO1-HO5。此后，可以通过从第一孔HO1选择性地去除牺牲材料SAC而使第一孔HO1空出。可以另外对已经从其去除了牺牲材料SAC的第一孔HO1执行各向异性蚀刻工艺，使得第一孔HO1具有位于第三水平LV3的底部HO1b。第三水平LV3可以低于第一水平LV1。第三水平LV3可以位于下半导体层LSL的底部水平和顶部水平之间。例如，由于附加的各向异性蚀刻工艺，第一孔HO1可以形成为暴露下半导体层LSL。

参考图2和图7，可以分别在第一孔HO1中形成垂直沟道结构VS。详细地，垂直沟道结构VS的形成可以包括在第一孔HO1的内表面上顺序地形成垂直绝缘层、垂直半导体层和绝缘间隙填充层，然后执行平坦化工艺以暴露第二绝缘层IL2的顶表面。平坦化工艺可以包括CMP工艺和回蚀刻工艺中的至少一种。垂直绝缘层和垂直半导体层可以形成为共形地覆盖第一孔HO1的内表面。

作为平坦化工艺的结果，垂直绝缘图案VP可以形成为覆盖第一孔HO1的内表面。垂直绝缘图案VP可以像具有敞开的顶端的管(例如PVC管)一样地成形。垂直绝缘图案VP可以包括数据存储层。

类似地，垂直半导体图案SP可以形成为覆盖垂直绝缘图案VP的内表面。垂直半导体图案SP可以像具有敞开的顶端的管(例如PVC管)一样地成形。由于垂直绝缘图案VP，垂直半导体图案SP可以与上半导体层USL和下半导体层LSL间隔开。

间隙填充绝缘图案VI可以形成为填充垂直半导体图案SP的内部空间。垂直绝缘图案VP、垂直半导体图案SP和间隙填充绝缘图案VI可以构成或被包括在垂直沟道结构VS中。导电垫PAD可以在每个垂直沟道结构VS的上部中或上部上形成。

参照图2、图8和图14A，可以通过从第二孔HO2选择性地去除牺牲材料SAC而使第二孔HO2空出。第二孔HO2可以在第二方向D2上布置。

参照图2、图8和图14B，可以对第二孔HO2执行各向同性蚀刻工艺以扩展第二孔HO2。第二孔HO2可以对应于从其去除了牺牲材料SAC的孔。作为各向同性蚀刻工艺的结果，在第二方向D2上布置的第二孔HO2可以彼此连接以形成在第二方向D2上伸长的沟槽TR。

沟槽TR可以形成为穿透模制结构MO。沟槽TR可以在第二方向D2上延伸并且可以彼此平行。由于沟槽TR，模制结构MO的每个牺牲层HL可以被水平地分成多个牺牲层HL。当在平面图中观察时，沟槽TR的侧壁SW可以具有波状或凹凸形状。沟槽TR的侧壁SW可以包括突出部分PP和凹陷部分SS。

在一些示例实施方式中，在以与图14B所示的方法相比的增强方式对第二孔HO2执行各向同性蚀刻工艺的情况下，沟槽TR可以形成为在平面图中具有线形状，如图14C所示。例如，沟槽TR的侧壁SW可以具有线形状。因此，当在平面图中观察时，将在沟槽TR中形成的分离结构SPS也可以具有线形状。

参考图2和图9，可以在沟槽TR的内侧壁上形成侧壁间隔物SSP。侧壁间隔物SSP的形成可以包括在沟槽TR的内侧壁上形成绝缘层以及各向异性地蚀刻绝缘层以暴露沟槽TR的底部。

可以对沟槽TR执行各向异性蚀刻工艺以形成从沟槽TR延伸到下半导体层LSL的凹槽RES。例如，沟槽TR可以形成为暴露下半导体层LSL。沟槽TR可以暴露第三绝缘层IL3的内侧壁、下牺牲层LHL的内侧壁和第四绝缘层IL4的内侧壁。

参考图2和图10，可以用源半导体层SSL替换通过沟槽TR暴露的下牺牲层LHL。详细地，可以选择性地去除通过沟槽TR暴露的下牺牲层LHL。可以用湿蚀刻工艺去除下牺牲层LHL；然而，示例实施方式不限于此。由于下牺牲层LHL的去除，每个垂直沟道结构VS的垂直绝缘图案VP的下部可以暴露。

垂直绝缘图案VP的暴露的下部可以被选择性地去除，例如，用湿蚀刻工艺去除。因此，垂直半导体图案SP的下部可以暴露。在垂直绝缘图案VP的下部的去除期间，可以同时去除第三绝缘层IL3和第四绝缘层IL4。

源半导体层SSL可以形成在通过去除第三绝缘层IL3、下牺牲层LHL和第四绝缘层IL4形成的空间中。源半导体层SSL可以与垂直半导体图案SP的暴露的下部接触(例如直接接触)。源半导体层SSL也可以与在其下方的下半导体层LSL直接接触。源半导体层SSL也可以与在其上的上半导体层USL接触(例如直接接触)。上半导体层USL、源半导体层SSL和下半导体层LSL可以构成或被包括在半导体层SL中。

此后，可以从沟槽TR选择性地去除侧壁间隔物SSP。因此，牺牲层HL的内侧壁可以通过沟槽TR暴露。

参考图2和图11，可以分别用电极EL替换通过沟槽TR暴露的牺牲层HL。详细地，可以选择性地去除(例如，可以用湿蚀刻工艺选择性地去除)通过沟槽TR暴露的牺牲层HL。电极EL可以分别形成在从其去除了牺牲层HL的空的空间中。替换的电极EL可以构成(例如可以对应于)电极结构ST。牺牲层HL的保留在连接区域CNR上的未被去除部分可以构成或对应于模制结构MO。

参照图2和图12，可以通过从第三孔HO3和第四孔HO4选择性地去除牺牲材料SAC而使第三孔HO3和第四孔HO4空出。可以对从其去除了牺牲材料SAC的第三孔HO3和第四孔HO4执行各向同性蚀刻工艺，以扩展第三HO3和第四孔HO4中的每个(例如，以扩展第三HO3和第四孔HO4中的每个的直径)。因此，第三孔HO3和第四孔HO4中的每个可以在其顶部水平处具有第二直径DI2。第二直径DI2可以大于先前参考图5描述的第一直径DI1。各向同性蚀刻工艺可以是或可以包括湿蚀刻工艺；然而，示例实施方式不限于此。

可以对通过第三孔HO3暴露的上半导体层USL执行诸如热氧化工艺的氧化工艺，以形成填充第三孔HO3的下部的绝缘图案IP。可以通过用导电材料分别填充第三孔HO3和第四孔HO4来形成第一单元接触插塞PLG1和第二单元接触插塞PLG2。

参照图2和图13，可以通过从第五孔HO5选择性地去除牺牲材料SAC而使第五孔HO5空出。可以对从其去除了牺牲材料SAC的第五孔HO5执行诸如湿蚀刻工艺的各向同性蚀刻工艺，以扩展第五孔HO5。因此，第五孔HO5可以在其顶部水平处具有第三直径DI3。第三直径DI3可以大于先前参考图5描述的第一直径DI1。可以通过用导电材料填充第五孔HO5来形成贯穿接触TVS。

返回参照图2和图3，可以在模制结构MO和第三层间绝缘层ILD3上形成第四层间绝缘层ILD4。可以在第四层间绝缘层ILD4中形成位线接触插塞BPLG和通路VIA。可以在第四层间绝缘层ILD4上形成电连接到位线接触插塞BPLG的位线BL和电连接到通路VIA的连接线CL。

根据本发明构思的一些示例实施方式，同时形成第一至第五孔HO1-HO5并限定垂直沟道结构VS、分离结构SPS、单元接触插塞PLG和贯穿接触TVS是可能的。第一至第五孔HO1-HO5可以具有高的深宽比。由于通过单个工艺形成多个结构，所以可以简化制造半导体存储器件的工艺，和/或可以实现制造成本的降低。由于同时形成第一至第五孔HO1-HO5，所以垂直沟道结构VS、分离结构SPS、单元接触插塞PLG和贯穿接触TVS可以具有彼此共面的顶表面。

图15是沿着图2的线I-I'截取的剖视图，以示出根据发明构思的一些示例实施方式的三维半导体存储器件。图16A和图16B是分别示出图15的部分“M”和“N”的放大剖视图。为了简洁描述，先前参考图2和图3描述的元件可以由相同的附图标记标识，而无需重复其重复描述。

参照图2、图15、图16A和图16B，每个垂直沟道结构VS可以包括下沟道结构VSa和在下沟道结构VSa上的上沟道结构VSb。每个分离结构SPS可以包括下分离结构SPSa和在下分离结构SPSa上的上分离结构SPSb。每个单元接触插塞PLG可以包括下接触插塞PLGa和在下接触插塞PLGa上的上接触插塞PLGb。贯穿接触TVS可以包括下贯穿接触TVSa和在下贯穿接触TVSa上的上贯穿接触TVSb。

下沟道结构VSa的顶表面、下分离结构SPSa的顶表面、下接触插塞PLGa的顶表面和下贯穿接触TVSa的顶表面可以彼此共面。例如，下沟道结构VSa的顶表面、下分离结构SPSa的顶表面、下接触插塞PLGa的顶表面和下贯穿接触TVSa的顶表面可以位于相同的水平(例如第四水平LV4)。

上沟道结构VSb的顶表面、上分离结构SPSb的顶表面、上接触插塞PLGb的顶表面和上贯穿接触TVSb的顶表面可以彼此共面。

下沟道结构VSa的上部的直径DI1a可以大于上沟道结构VSb的下部的直径DI1b。垂直沟道结构VS的直径可以在下沟道结构VSa和上沟道结构VSb之间的边界附近急剧改变。

下分离结构SPSa的上部的宽度Wla可以大于上分离结构SPSb的下部的宽度Wlb。分离结构SPS的宽度可以在下分离结构SPSa和上分离结构SPSb之间的边界附近急剧改变。

下接触插塞PLGa的上部的直径DI2a可以大于上接触插塞PLGb的下部的直径DI2b。单元接触插塞PLG的直径可以在下接触插塞PLGa和上接触插塞PLGb之间的边界附近急剧改变。

图17和图18是沿着图2的线I-I'截取的剖视图，以示出根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法。为了简洁描述，先前参考图2和图4至图14B描述的元件可以由相同的附图标记标识，而无需重复其重复的描述。

参照图2和图17，可以在上半导体层USL上形成第一模制结构MO1。详细地，第一模制结构MO1可以通过在上半导体层USL上垂直且交替地堆叠第一绝缘层IL1和牺牲层HL来形成。可以在第一模制结构MO1中形成阶梯结构STS。可以形成第三层间绝缘层ILD3以覆盖第一模制结构MO1的阶梯结构STS。

可以对具有第三层间绝缘层ILD3的结构执行图案化工艺，以形成具有高的深宽比的第一至第五孔HO1-HO5。第一至第四孔HO1-HO4可以形成为穿透第一模制结构MO1。

参照图2和图18，可以形成牺牲材料SAC以填充第一至第五孔HO1-HO5。可以在第一模制结构MO1和第三层间绝缘层ILD3上形成第二模制结构MO2。详细地，第二模制结构MO2可以通过在第一模制结构MO1上垂直且交替地堆叠第一绝缘层IL1和牺牲层HL来形成。第二绝缘层IL2可以形成为第二模制结构MO2的最上面的层。阶梯结构STS可以形成在第二模制结构MO2中。可以形成附加的层间绝缘层ILD3a以覆盖第二模制结构MO2的阶梯结构STS。

可以对具有附加的层间绝缘层ILD3a的结构执行图案化工艺，以另外形成具有高的深宽比的第一至第五孔HO1-HO5。第一至第五孔HO1-HO5可以形成为暴露填充第一模制结构MO1的第一至第五孔HO1-HO5的牺牲材料SAC。可以以与参考图6至图13描述的方式基本相同的方式来执行随后的工艺。

在根据本发明构思的一些示例实施方式的制造半导体存储器件的方法中，可以同时形成限定垂直沟道结构、分离结构、单元接触插塞和贯穿接触的高的深宽比的孔。由于通过单个工艺形成多个结构，所以可以简化制造半导体存储器件的工艺，并且可以实现制造成本的降低。

根据参考图1-18描述的示例实施方式，半导体器件可以对应于存储单元在外围电路上方的三维存储器件。然而，示例实施方式不限于此，根据一些示例实施方式的半导体器件可以包括半导体层、在半导体层上的电极结构、包括堆叠在半导体层上的电极的电极结构、穿透电极结构并且连接到半导体层的垂直沟道结构、穿透电极结构的分离结构、覆盖电极结构的层间绝缘层，该分离结构在第一方向上延伸并且将电极结构的电极中的至少一个水平地分成一对电极。当在平面图中观察时，分离结构的侧壁包括突出部分和凹陷部分，突出部分在远离分离结构的中心线的方向上突出，并且凹陷部分朝向中心线凹入。外围电路结构可以在衬底上，但是存储单元可以不在外围电路上方。

尽管已经具体示出和描述了发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在不脱离所附权利要求的精神和范围的情况下在形式和细节上进行变化。

本申请要求于2019年9月16日向韩国知识产权局提交的韩国专利申请第10-2019-0113457号的优先权，其全部内容通过引用合并于此。