阅读说明：本技术 一种半导体器件的制造方法 (Method for manufacturing semiconductor device ) 是由 彭翔 陈昊瑜 王奇伟 于 2020-06-02 设计创作，主要内容包括：本发明提供了一种半导体器件的制造方法,具体包括：提供衬底,存储区域的衬底上形成有存储晶体管的栅极结构,外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；以上述第一层为上述外围区域的掩膜,对上述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及对上述第一层进行刻蚀,以形成上述外围晶体管的栅极结构。根据本发明所提供的半导体器件,通过将存储区域的轻掺杂漏离子注入的步骤提前,能够有效地增加存储区域源漏极的离子扩散程度,在不增加额外热预算的前提下,提升存储单元器件的均匀性。(The invention provides a manufacturing method of a semiconductor device, which specifically comprises the following steps: providing a substrate, wherein a gate structure of a storage transistor is formed on the substrate of a storage area, and a first layer used for forming the gate structure of the peripheral transistor is formed on the substrate of a peripheral area; performing ion implantation of a lightly doped drain on the upper part of the substrate of the storage region at two sides of the gate structure of the storage transistor by taking the first layer as a mask of the peripheral region; and etching the first layer to form the gate structure of the peripheral transistor. According to the semiconductor device provided by the invention, the ion diffusion degree of the source electrode and the drain electrode of the storage region can be effectively increased by advancing the step of lightly doped drain ion implantation of the storage region, and the uniformity of the storage unit device is improved on the premise of not increasing extra thermal budget.)

一种半导体器件的制造方法

技术领域

本发明涉及半导体器件的制造领域，尤其设计一种快闪存储器件的制造方法。

背景技术

快闪存储器(Flash Memory)由于具有非易失性，易于编程、擦除，使用寿命长，低成本等优点，被广泛应用于各个领域，包括消费电子、网络通信设备、工业仪器仪表嵌入式系统、汽车器件等。

现有的快闪存储器结构，以NOR Flash结构为例，存在三种不同的栅极：

1、存储区域中存储晶体管的浮栅极(Floating Gate，以下简称FG)，为基本的数据存储单元；

2、存储区域中存储晶体管的控制栅极(Control Gate，以下简称CG)，位于浮栅极的上方，浮栅极与控制栅极之间为绝缘体，控制栅极对浮栅极中数据的擦除、写入、读取进行控制；

3、外围逻辑控制区域中各种器件的栅极(Poly Gate，以下简称PG)，可以理解的是，外围逻辑控制区域中的各种器件可以包括高压P型MOS管(HVPMOS)、高压N型MOS管(HVNMOS)、低压P型MOS管(LVPMOS)、低压N型MOS管(LVNMOS)等。

现有技术中，控制栅极CG与外围器件栅极PG的多晶硅是同时生长的。考虑到设计规则以及膜层结构的区别，对控制栅极CG与外围器件栅极PG的多晶硅是分开进行刻蚀的，先刻蚀控制栅极CG的多晶硅以形成控制栅极CG，再刻蚀外围器件栅极PG的多晶硅，以形成外围器件栅极PG。刻蚀后的不同栅极结构如图1所示。如图1所示出的，存储区域A的衬底100上中形成有存储晶体管的浮栅极300和控制栅极400，外围逻辑控制区域B的衬底100上形成有各种外围器件栅极500。

对于快闪存储器而言，通常需要对存储区域的存储晶体管进行轻掺杂漏(CellLDD)的离子注入，抑制其热电子效应。现有技术中，当控制栅极CG与外围器件栅极PG的多晶硅分别刻蚀完成形成控制栅极CG与外围器件栅极PG后，需要经过栅极再氧化和自对准源极刻蚀、注入、退火的工艺后，再进行存储区域晶体管轻掺杂漏的离子注入的工艺步骤。也就是说，在现有工艺中，在已经形成有自对准源极SAS800后，进行存储区域晶体管轻掺杂漏的离子注入步骤。

图2示出了现有技术中对存储区域晶体管进行轻掺杂漏的离子注入的示意图。具体的，需要利用光阻600(PR，Photo Resist)覆盖外围逻辑控制区域B，仅对存储区域A进行轻掺杂漏的离子注入，以在存储晶体管的栅极结构的外侧形成存储单元轻掺杂漏离子CLDD700。

现有技术中的这种工艺集成方式在以下两个方面存在改进空间：

1、自对准源极刻蚀之后，存储晶体管源极的结构复杂且沟槽中可能存在颗粒缺陷，这些缺陷会阻挡Cell LDD的注入；

2、Cell LDD注入之后的热预算不足，离子注入造成的晶体损伤不能完全修复，而且离子扩散不够均匀。

以上两点会导致存储晶体管之间的电性均一性不够好。当同一芯片上的各个存储单元的擦写能力不在同一区间，在严重的情况下，还会导致擦写失效，无法保证器件性能。

有鉴于此，亟需要一种半导体器件的制造方法，能够改善现有工艺中快闪存储器的存储单元的轻掺杂漏的离子注入均一性差的问题，能够改善存储单元之间电学均一性差的问题。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

如上所描述的，为了改善现有工艺中快闪存储器的存储单元的轻掺杂漏的离子注入均一性差的问题，能够改善存储单元之间电学均一性差的问题，本发明提供了一种半导体器件的制造方法，具体包括：提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；

以上述第一层为上述外围区域的掩膜，对上述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及

对上述第一层进行刻蚀，以形成上述外围晶体管的栅极结构。

在上述制造方法的一实施例中，可选的，上述制造方法还包括：

对上述存储晶体管的栅极结构和上述外围晶体管的栅极结构进行栅极再氧化处理；其中

所注入的轻掺杂漏的离子在上述栅极再氧化处理中被热处理。

在上述制造方法的一实施例中，可选的，上述制造方法还包括：

对对应于上述存储晶体管源极的存储区域的衬底上部进行自对准源极工艺，以形成上述存储晶体管的源极；其中

所注入的轻掺杂漏的离子在上述自对准源极工艺中被热处理。

在上述制造方法的一实施例中，可选的，上述自对准源极工艺进一步包括：

自对准源极刻蚀、自对准源极离子注入和自对准源极退火；其中

所注入的轻掺杂漏的离子在上述自对准源极退火中被热处理。

在上述制造方法的一实施例中，可选的，提供形成有上述存储晶体管的栅极结构的衬底进一步包括：

提供上表面形成有存储晶体管的堆叠栅极层的衬底；以及

对上述堆叠栅极层进行刻蚀，以形成上述存储晶体管的栅极结构。

在上述制造方法的一实施例中，可选的，提供上表面形成有存储晶体管的堆叠栅极层的衬底进一步包括：

在上述存储区域的衬底上表面由下至上依次沉积栅极介电层、浮栅极层、层间介质层和控制栅极层。

在上述制造方法的一实施例中，可选的，提供形成有上述第一层的衬底进一步包括：

在上述外围区域的衬底上表面由下至上依次沉积栅极介电层和栅极层以构成上述第一层。

在上述制造方法的一实施例中，可选的，上述外围区域的栅极介电层和上述存储区域的栅极介电层在同一步骤中形成。

在上述制造方法的一实施例中，可选的，上述外围区域的栅极层和上述存储区域的控制栅极层在同一步骤中形成。

在上述制造方法的一实施例中，可选的，上述外围区域的栅极层和上述存储区域的控制栅极层为多晶硅。

根据本发明所提供的半导体器件的制造方法，针对现有Cell LDD注入工艺的两个短板，通过将存储区域的轻掺杂漏离子注入的步骤提前，在不改变原有器件的结构和设计、不对现有的离子注入条件进行调整的前提下，一方面使注入前的物理结构更为单一，注入离子被缺陷阻挡的可能性降低，另一方面借助了后道工艺的热预算，对离子注入造成的损伤进行修复，同时使离子扩散更为均匀。最终达到提升存储单元电学均一性的效果，有效提升闪存存储单元的良率和擦写性能。并且，根据本发明所提供的半导体器件的制造方法，在对存储区域进行轻掺杂漏的离子注入时，不需要在外围器件区域额外形成光阻，因此，还能够节省一层光罩，能够降低的制造成本。

附图说明

在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。

图1示出了现有技术中形成控制栅极CG与外围器件栅极PG后的器件结构示意图。

图2示出了现有技术中对存储区域进行轻掺杂漏的离子注入的步骤的示意图。

图3示出了根据本发明所提供的制造方法的流程示意图。

图4示出了根据本发明所提供的制造方法在对存储区域的控制栅极进行刻蚀后的结构示意图。

图5示出了根据本发明所提供的制造方法对存储区域进行轻掺杂漏的离子注入的步骤的示意图。

附图标记

100 衬底

110 浅沟槽隔离STI

200 栅极介电层

300 浮栅极

400 控制栅极

500 外围器件栅极

520 栅极层

600 光阻

700 存储单元轻掺杂漏离子CLDD

800 自对准源极SAS

具体实施方式

以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。

本发明涉及半导体器件的制造工艺。根据本发明所提供的半导体器件的制造方法，针对现有Cell LDD注入工艺的两个短板，通过将存储区域的轻掺杂漏离子注入的步骤提前，在不改变原有器件的结构和设计、不对现有的离子注入条件进行调整的前提下，一方面使注入前的物理结构更为单一，注入离子被缺陷阻挡的可能性降低，另一方面借助了后道工艺的热预算，对离子注入造成的损伤进行修复，同时使离子扩散更为均匀。最终达到提升存储单元电学均一性的效果，有效提升闪存存储单元的良率和擦写性能。并且，根据本发明所提供的半导体器件的制造方法，在对存储区域进行轻掺杂漏的离子注入时，不需要在外围器件区域额外形成光阻，因此，还能够节省一层光罩，能够降低的制造成本。

给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。

在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。

请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。

注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。

如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

如上所述，为了改善现有工艺中快闪存储器的存储单元的轻掺杂漏的离子注入均一性差的问题，能够改善存储单元之间电学均一性差的问题，本发明提供了一种半导体器件的制造方法，图3示出了该制造方法的流程示意图。如图3所示出的，本发明所提供的制造方法具体包括步骤S110：提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；步骤S120：以上述第一层为上述外围区域的掩膜，对上述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及步骤S130：对上述第一层进行刻蚀，以形成上述外围晶体管的栅极结构。

可以看到，根据本发明所提供的半导体器件的制造方法，针对现有Cell LDD注入工艺存在的问题，通过将存储区域的轻掺杂漏离子注入的步骤提前，在不改变原有器件的结构和设计、不对现有的离子注入条件进行调整的前提下，一方面使注入前的物理结构更为单一，注入离子被缺陷阻挡的可能性降低，能够有效地提升存储单元电学均一性，有效提升闪存存储单元的良率和擦写性能。

并且，根据本发明所提供的半导体器件的制造方法，在对存储区域进行轻掺杂漏的离子注入时，不需要在外围器件区域额外形成光阻，因此，还能够节省一层光罩，能够降低的制造成本。

需要注意的是，本领域技术人员可以根据器件的实际情况调整轻掺杂漏离子注入的相关参数，可以采用现有或将有的工艺来实现上述的轻掺杂漏的离子注入。对于轻掺杂漏离子注入的相关参数和具体实现方式不应不当地限制本发明的保护范围。

在一实施例中，本发明所提供的制造方法还包括：对上述存储晶体管的栅极结构和上述外围晶体管的栅极结构进行栅极再氧化处理。通过栅极再氧化处理，不仅能够在栅极结构的表面形成氧化层作为保护，还能够使得所注入的轻掺杂漏的离子在上述栅极再氧化处理中被热处理。通过在栅极再氧化处理中一并对存储区域中的轻掺杂漏的离子进行热处理，能够在不额外增加热预算的情况下，改善存储区域中轻掺杂漏的离子的扩散均匀性，并且有助于修复轻掺杂漏的离子注入所造成的损伤。

需要注意的是，在上述的实施例中，本领域技术人员可以采用现有或将有的半导体工艺来实现栅极再氧化处理，栅极再氧化处理过程中的具体实现方式不应不当地限制本发明的保护范围。

在另一实施例中，本发明所提供的制造方法还包括：对对应于所述存储晶体管源极的存储区域的衬底上部进行自对准源极工艺，以形成所述存储晶体管的源极。

在上述实施例中，自对准源极工艺可以进一步包括：自对准源极刻蚀、自对准源极离子注入和自对准源极退火的步骤。可以理解的是，本领域技术人员可以采用现有或将有的自对准源极工艺来形成上述的存储晶体管的共源极。对于自对准源极工艺具体步骤的实现方法、各个步骤之间的相互关系不应不当地限制本发明的保护范围。

由于在自对准源极工艺中包括退火的步骤，因此，可以借助自对准源极工艺来对所注入的轻掺杂漏的离子进行热处理。通过在形成自对准共源极的步骤中一并对存储区域中的轻掺杂漏的离子进行热处理，能够在不额外增加热预算的情况下，改善存储区域中轻掺杂漏的离子的扩散均匀性，并且有助于修复轻掺杂漏的离子注入所造成的损伤。

更进一步的，可以理解的是，在本发明中，存储区域的轻掺杂漏的离子注入是在存储区域的存储晶体管的栅极形成后、外围控制区域的相关外围器件的栅极形成之前执行的。

在本发明所提供的制造方法的另一方面，还包括形成存储区域的存储晶体管栅极和外围控制区域的相关外围器件的栅极。具体的，在执行存储区域的轻掺杂漏的离子注入前，本发明所提供的制造方法还包括形成存储区域的存储晶体管的栅极。

形成存储区域的存储晶体管的栅极进一步包括：在存储区域的衬底上表面形成堆叠栅极层，以及对堆叠栅极层进行刻蚀以形成存储晶体管的栅极结构。

上述的堆叠栅极层具体包括在衬底上表面由下至上堆叠的栅极介电层、浮栅极层、层间介质层和控制栅极层。栅极介电层的材质可以采用现有或将有的栅极介电材质，包括但不限于氧化物或高K介电材质。浮栅极层可以采用多晶硅形成。层间介质层为绝缘物，可以包括但不限于ONO堆叠层，即氧化物-氮化物-氧化物堆叠层。控制栅极层可以采用多晶硅形成。

形成外围控制区域的相关外围器件的栅极进一步包括：在外围控制区域的衬底上表面形成用以构成外围器件栅极的第一层，以及对第一层进行刻蚀以形成相关外围器件的栅极结构。

上述的第一层具体包括在衬底上表面由下至上依次堆叠的栅极介电层和栅极层。可以理解的是，栅极介电层的材质可以采用现有或将有的栅极介电材质，包括但不限于氧化物或高K介电材质。栅极层可以采用多晶硅形成。

在一实施例中，可以理解的是，存储区域的存储晶体管和外围控制区域的相关外围器件均形成在同一衬底上。上述的衬底可包含元素半导体，其包含结晶、多晶质或非晶质结构的硅或锗；化合物半导体，其包含碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)以及锑化铟(indium antimonide)；合金半导体，其包含SiGe、GaAsP，AlInAs、AlGaAs、GalnAs、GalnP以及GalnAsP；任何其他合适的材料，或前述的组合。

在一实施例中，可以同步地在存储区域和外围控制区域的衬底上表面形成上述的存储区域和外围控制区域的栅极介电层。另外，还可以在同一步骤中形成存储区域的控制栅极层和外围控制区域的栅极层。

在本发明所提供的制造方法中，存储区域的轻掺杂漏的离子注入在刻蚀形成存储区域存储晶体管的栅极的步骤之后，在刻蚀形成外围控制区域相关外围器件的栅极的步骤之前。在执行存储区域的轻掺杂漏的离子注入时，可以以外围控制区域的第一层作为外围控制区域的阻挡层，从而不需要在外围器件区域额外形成光阻作为阻挡层，能够节省一层光罩，能够降低的制造成本。

请结合图4和图5来理解本发明所提供的制造方法。图4示出了根据本发明所提供的制造方法在对存储区域的控制栅极进行刻蚀后的结构示意图。如图4所示出的，衬底100上被预先定义了存储区域A和外围逻辑控制区域B。存储区域A用以形成存储晶体管，外围逻辑控制区域B用以形成各种外围逻辑控制晶体管，如图4中所示述的，外围逻辑控制晶体管包括但不限于高压P型MOS管(HVPMOS)、高压N型MOS管(HVNMOS)、低压P型MOS管(LVPMOS)、低压N型MOS管(LVNMOS)。图4中从平行于存储晶体管栅极的X方向和暴露存储晶体管栅极剖面的Y方向分别示意了存储晶体管的结构。

从图4中可以看出，衬底100中还形成有浅沟槽隔离STI110，用以定义各个存储单元和相关外围器件，并使得各个存储单元之间电气隔离，外围器件之间电气隔离。

存储区域A和外围逻辑控制区域B的衬底100的上表面均形成有栅极介电层200。在一实施例中，存储区域A和外围逻辑控制区域B的栅极介电层200在同一步骤中形成。

存储区域A的栅极介电层200的上表面形成有存储晶体管的浮栅极300，浮栅极300的上方形成有存储晶体管的控制栅极400，浮栅极300和控制栅极400之间通过层间介质层隔离。

外围逻辑控制区域B的栅极介电层200的上表面形成有用以形成相关外围控制器件栅极的栅极层520，如上所描述的，栅极层520和控制栅层400可以在同一步骤中沉积形成。在一实施例中，存储区域A的控制栅极400和栅极层520可以是多晶硅材质。

从图4的Y方向中可以看出，已经对存储区域的堆叠栅极层进行了刻蚀，从而形成了存储晶体管的栅极结构。对于外围逻辑控制区域B，则还没有对栅极层520进行刻蚀，未形成相关外围器件的栅极。

随后，本发明所提供的制造方法在图4的基础上对存储区域A进行轻掺杂漏的离子注入。如图5所示出的，在存储单元栅极刻蚀之后，外围栅极刻蚀之前，利用外围逻辑控制区域的栅极层520作为掩模进行存储区域A的轻掺杂漏注入。因此，在进行存储区域A的轻掺杂漏注入的步骤中，不需要额外形成光阻，能够降低制造成本。

如图5所示出的，在执行了存储区域A的轻掺杂漏注入后，在存储区域A的存储晶体管的栅极两侧的衬底100的上部形成了存储单元轻掺杂漏离子CLDD700。

在执行了存储区域A的轻掺杂漏注入后，本发明所提供的制造方法还包括对外围逻辑控制区域B中的栅极层520进行刻蚀，以形成如图1、2中的各种外围器件栅极500。

在另一实施例中，在刻蚀形成外围器件栅极500后，本发明所提供的制造方法还包括：对上述存储晶体管的栅极结构和上述外围晶体管的栅极结构进行栅极再氧化处理。通过栅极再氧化处理，不仅能够在栅极结构的表面形成氧化层作为保护，还能够使得所注入的轻掺杂漏的离子在上述栅极再氧化处理中被热处理。通过在栅极再氧化处理中一并对存储区域中的轻掺杂漏的离子进行热处理，能够在不额外增加热预算的情况下，改善存储区域中轻掺杂漏的离子的扩散均匀性，并且有助于修复轻掺杂漏的离子注入所造成的损伤。

需要注意的是，在上述的实施例中，本领域技术人员可以采用现有或将有的半导体工艺来实现栅极再氧化处理，栅极再氧化处理过程中的具体实现方式不应不当地限制本发明的保护范围。

在另一实施例中，本发明所提供的制造方法还包括：对对应于所述存储晶体管源极的存储区域的衬底上部进行自对准源极工艺，以形成所述存储晶体管的源极。

在上述实施例中，自对准源极工艺可以进一步包括：自对准源极刻蚀、自对准源极离子注入和自对准源极退火的步骤。可以理解的是，本领域技术人员可以采用现有或将有的自对准源极工艺来形成上述的存储晶体管的共源极。对于自对准源极工艺具体步骤的实现方法、各个步骤之间的相互关系不应不当地限制本发明的保护范围。

由于在自对准源极工艺中包括退火的步骤，因此，可以借助自对准源极工艺来对所注入的轻掺杂漏的离子进行热处理。通过在形成自对准共源极的步骤中一并对存储区域中的轻掺杂漏的离子进行热处理，能够在不额外增加热预算的情况下，改善存储区域中轻掺杂漏的离子的扩散均匀性，并且有助于修复轻掺杂漏的离子注入所造成的损伤。

可以理解的是，由于已经在前道工序中完成了存储区域A的轻掺杂漏离子注入，在上述通过自对准源极工艺形成自对准共源极SAS中，不再进行额外的存储区域A的轻掺杂漏离子注入。

根据本发明所提供的半导体器件的制造方法，针对现有Cell LDD注入工艺的两个短板，通过将存储区域的轻掺杂漏离子注入的步骤提前，在不改变原有器件的结构和设计、不对现有的离子注入条件进行调整的前提下，一方面使注入前的物理结构更为单一，注入离子被缺陷阻挡的可能性降低，另一方面借助了后道工艺的热预算，对离子注入造成的损伤进行修复，同时使离子扩散更为均匀。最终达到提升存储单元电学均一性的效果，有效提升闪存存储单元的良率和擦写性能。并且，根据本发明所提供的半导体器件的制造方法，在对存储区域进行轻掺杂漏的离子注入时，不需要在外围器件区域额外形成光阻，因此，还能够节省一层光罩，能够降低的制造成本。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。

应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。

在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。