阅读说明：本技术 包括用于电流感测的分布式基准单元的存储器阵列 (Memory array including distributed reference cells for current sensing ) 是由 约翰·A·费尔德 艾瑞克·杭特史罗德 于 2019-06-11 设计创作，主要内容包括：本发明涉及包括用于电流感测的分布式基准单元的存储器阵列,揭示行列式存储器单元阵列,各列具有相应基准单元以及相应比较器。在给定行及给定列中的各存储器单元与该行的存储器字线及该列的存储器位线连接。各基准单元与针对这些基准单元的基准字线连接并与基准位线连接。针对列的各比较器具有电流镜,该电流镜具有与该列的该基准单元的该基准位线连接的基准部分以及与该列中的该存储器单元的该存储器位线连接的存储器部分。各基准部分具有电流镜节点,且该阵列中的所有电流镜节点被连接以减少失配并提升感测精度。改变施加于该存储器及基准字线的电压以提供精确的单端感测、容限测试等。(A column-wise array of memory cells, each column having a respective reference cell and a respective comparator, is disclosed. Each memory cell in a given row and a given column is connected to a memory word line of the row and a memory bit line of the column. Each reference cell is connected to a reference word line for the reference cell and to a reference bit line. Each comparator for a column has a current mirror with a reference portion connected to the reference bit line of the reference cell of the column and a memory portion connected to the memory bit line of the memory cell in the column. Each reference section has a current mirror node, and all current mirror nodes in the array are connected to reduce mismatch and improve sensing accuracy. The voltages applied to the memory and reference word lines are varied to provide accurate single-ended sensing, margin testing, etc.)

包括用于电流感测的分布式基准单元的存储器阵列

技术领域

本发明涉及电荷捕获(charge trap)存储器阵列，尤其涉及具有分布式电荷捕获基准单元以支持电荷捕获存储器单元的单端电流感测的存储器阵列。

背景技术

最近开发的多次可编程存储器(multiple time programmable memory；MTPM)阵列包括呈行列(column and row)布置的电荷捕获存储器单元(cell)。各存储器单元包括一对电荷捕获场效应晶体管(charge trap field effect transistor；CTFET)，从而该存储器单元被称为双晶体管存储器单元。在每列(column)中，各存储器单元中的CTFET被串联连接于一对位线(bitline)之间，这些位线与感测放大器连接，且源极线在CTFET之间的节点将该列中的各存储器单元与地连接。在每行(row)中，各存储器单元中的各CTFET的栅极都与字线(wordline)连接。一般来说，在选定存储器单元的读取操作期间，通过字线向该选定存储器单元中的CTFET的栅极施加读取电压，且感测放大器确定相邻位线之间的电压差，以确定该选定存储器单元储存“1”位还是“0”位。在选定存储器单元的写入操作期间，该存储器单元中的CTFET的其中之一的阈值电压通过向它的栅极或栅极氧化物注入电荷而被改变，以编程该存储器单元(也就是，在其中储存“1”)。具体地说，通过字线向选定存储器单元中的CTFET的栅极施加较高的写入电压，且感测放大器确定与该选定存储器单元连接的该对相邻位线之间的电压差。重复这些过程直至确认出现所需电压差，从而标示该选定存储器单元被编程。在针对先前编程的存储器单元的擦除操作期间，施加反向场，从而该存储器单元不再被编程。不过，本领域的技术人员将意识到，电荷捕获场效应晶体管中的注入电荷将随着时间的推移而减小，且此电荷损失可能最终导致读取错误(例如，可能最终导致存储器单元被读取为未编程(“0”)而不是已编程(“1”))。

发明内容

本文中揭示存储器阵列的实施例，该存储器阵列配置有电荷捕获存储器单元与分布式电荷捕获基准单元(reference cell)的组合，以支持(enable)该存储器单元的单端电流感测，使用限制重写的容限测试(margin testing)技术的该存储器单元的编程，以及可选的去编程(也就是，该存储器单元的擦除)。

具体地说，该存储器阵列可包括呈行列布置的存储器单元(例如，包括一个或多个电荷捕获场效应晶体管(charge trap field effect transistor；CTFET)的电荷捕获存储器单元)。该存储器阵列还可包括基准单元及比较器，各列的存储器单元具有相应基准单元以及相应比较器。

在给定行及给定列中的各存储器单元可具有与该给定行的共同存储器字线电性连接的第一端子(例如，栅极端子)，与该给定列的共同存储器位线电性连接的第二端子(例如，漏极端子)，以及与地电性连接的第三端子(例如，源极端子)。

各基准单元在结构方面可与存储器单元基本相同。给定列的各基准单元可具有与针对所有该基准单元的共同基准字线电性连接的第一端子(例如，栅极端子)，与该基准单元的基准位线电性连接的第二端子(例如，漏极端子)，以及与地电性连接的第三端子(例如，源极端子)。

给定列的各比较器可经配置以输出数字(digital)信号，该数字信号标示由该给定列的该基准单元所传导的电流与由该给定列中的选定存储器单元所传导的电流之间的电流差。具体地说，该数字信号可标示流经该选定存储器单元的该电流是高于还是低于基准电流量(也就是，流经该基准单元的该电流)。

为达到此目的，各比较器可包括电流镜及次级比较器电路。该电流镜可具有基准部分(也被称为基准段)以及存储器部分(也被称为存储器段)。该基准部分可包括与特定基准位线电性连接并由此与特定基准单元(也就是，该给定列的该基准单元)电性连接的基准单元输入节点。该基准部分还可包括电流镜节点，该电流镜节点与所有该比较器上的所有该电流镜节点电性连接，以平衡这些基准单元上的阈值电压差。该存储器部分可包括存储器单元输入节点以及输出电压节点。该存储器单元输入节点可与该给定列的特定共同存储器位线电性连接并由此与该给定列中的所有该存储器单元电性连接。响应流经该基准单元与选定存储器单元的不同电流，该电流镜将输出不同的模拟(analog)电压，尤其分别位于该电流镜节点及该输出电压节点的电流镜电压及输出电压。该次级比较器电路比较这些不同的模拟电压并在数字输出节点输出标示该电压差的数字信号。位于该数字输出节点的该数字信号的值将依据该电流镜电压与该输出电压之间的该电压差而变化。

除上述特征以外，该存储器阵列的实施例还可包括：字线电压生成器，生成存储器字线电压；字线解码器，向存储器字线施加该存储器字线电压；基准字线电压生成器，生成基准字线电压；以及基准字线解码器，向该基准字线施加该基准字线电压。依据正在执行读取、写入还是可选的擦除操作，可选择性改变由该存储器字线电压生成器及该基准字线电压生成器所生成的分别施加于该存储器字线及该基准字线的该存储器字线电压及该基准字线电压的电平(level)。例如，在用以确定选定存储器单元是未编程还是已编程的读取操作期间，该基准字线电压生成器可将该基准字线电压设置在第一电平，该第一电平足以确保各基准单元传导基准电流，该基准电流约在预期由未编程存储器单元所传导的第一电流量与小于该第一电流量并预期由已编程存储器单元所传导的第二电流量的中间(midway)。在用以编程该选定存储器单元的写入操作期间，该基准字线电压生成器可将该基准字线电压设置在第二电平，该第二电平低于该第一电平，以促进容限测试。

附图说明

通过参照附图自下面的详细说明将更好地理解本发明，所述附图并不一定按比例绘制，且其中：

图1显示所揭示的存储器阵列的实施例的示意图；

图2A及图2B显示可被包含于图1的存储器阵列中的不同示例存储器单元的示意图；

图3显示可被包含于图1的存储器阵列中的示例比较器的示意图；

图4A显示可被包含于图1的存储器阵列中的另一个示例比较器的示意图；以及

图4B显示在图4A的比较器的操作期间所采用的控制信号的电平的时序图。

具体实施方式

如上所述，存储器单元的电荷捕获场效应晶体管(CTFET)中的注入电荷将随着时间的推移而减小，且此电荷损失可能最终导致读取错误(例如，可能最终导致该存储器单元被读取为未编程(“0”)而不是已编程(“1”))。可采用容限测试技术，其中，在写入操作期间向栅极或栅极氧化物中注入高于所需的电荷，以补偿预期的电荷损失。例如，若该存储器单元要被感测放大器读取为已编程需要50mV的差，则可执行容限测试技术，其中，向CTFET的栅极重复施加高电压，直至确认100mV(不是50mV)的差。不幸的是，重写该存储器单元，尤其向该存储器单元重复施加高于所需的电压可能损伤存储器单元(例如，可能导致时间相关介电击穿(time dependent dielectric breakdown；TDDB))。而且，此类容限测试技术可能不够精确以防止读取错误。

鉴于上述，本文中揭示具有分布式电荷捕获基准单元以支持电荷捕获存储器单元的单端电流感测的存储器阵列的实施例。该存储器阵列可为一次可编程存储器(one-timeprogrammable memory；OPTM)阵列或者可包括可选的擦除功能，以使它成为多次可编程存储器(MTPM)阵列。在任何情况下，该存储器阵列包括存储器单元、基准单元，以及比较器。该存储器单元呈行列布置，各列具有相应基准单元以及相应比较器。在给定行及给定列中的各存储器单元具有分别与该给定行的共同存储器字线、与该给定列的共同存储器位线，以及与地连接的端子。给定列的各基准单元具有分别与所有基准单元的共同基准字线、与该基准单元的基准位线，以及与地连接的端子。给定列的各比较器具有电流镜，该电流镜具有基准部分以及存储器部分。该基准部分与基准位线连接并由此与该给定列的基准单元连接，且该存储器部分与共同存储器位线连接并由此与该给定列中的存储器单元连接。此外，各基准部分具有电流镜节点，且该存储器阵列中的所有比较器的所有电流镜节点都被电性连接以平衡在这些基准单元上的制程变化。在用以确定单元的编程状态的读取操作期间、在用以确认编程的写入操作期间，以及可选地在用以确认擦除的擦除操作期间，各比较器比较由基准单元与由选定存储器单元所传导的电流。选择性改变施加于存储器字线以及基准字线的电压(如下面更详细所述)，以支持存储器单元的单端电流感测，使用限制重写的容限测试技术的存储器单元的编程，以及可选的存储器单元的去编程(也就是，擦除)。应当注意，通过电性连接存储器阵列上的所有比较器的基准部分中的电流镜节点，所揭示的配置平衡在基准单元及电流镜的基准部分内的其它装置上的制程变化，因此减小失配的影响并增加感测精度。

尤其，请参照图1，本文中揭示存储器阵列100的实施例。此存储器阵列100可包括存储器单元110、存储器位线181、存储器字线183、存储器字线解码器140(也就是，行地址解码器)以及存储器字线电压生成器170(例如，数模转换器(digital to analog converter；DAC))。此存储器阵列100还可包括基准单元120、基准位线182、单条基准字线184、基准字线解码器150以及基准字线电压生成器160。阵列100还可包括比较器130。

具体地说，存储器单元110可呈行101及列102布置。存储器单元110的各行101可共用单条共同存储器字线183。共同存储器字线183可通过相应存储器字线解码器140与存储器字线电压生成器170连接(例如，经由连接器188)。在操作期间，存储器字线电压生成器170接收字线DAC输入信号(WL_DAC)，并基于该信号设置存储器字线电压(V_WL)。存储器字线解码器140接收用以识别选定存储器字线183的解码输入(也就是，地址位)，并作为响应，通过合适的存储器字线解码器140向选定存储器字线183施加存储器字线电压(V_WL)。存储器单元110的各列102可共用单条共同存储器位线181，且在一端可具有相应基准单元120及相应比较器130，如图所示。

各存储器单元110可为包括至少一个电荷捕获场效应晶体管(CTFET)的电荷捕获存储器单元。例如，请参照图2A，各存储器单元110可包括单个较大的N型CTFET 201，其具有三个端子，包括：第一端子211，尤其栅极端子；第二端子212，尤其漏极端子；以及第三端子213，尤其源极端子。或者，请参照图2B，各存储器单元110可包括多个较小的N型CTFET(例如201a-201b)，其并联电性连接并具有三个共同端子，包括：共同第一端子211，尤其共同栅极端子，其中，该单元中的所有CTFET的所有栅极被短接在一起；共同第二端子212，尤其共同漏极端子，其中，该单元中的所有CTFET的所有漏极被短接在一起；以及共同第三端子213，尤其共同源极端子，其中，该单元中的所有CTFET的所有源极被短接在一起。在任何情况下，在任意给定行中的各存储器单元110的第一端子211(例如，栅极端子)可与该行的共同存储器字线183电性连接。在任意给定列中的各存储器单元110的第二端子212(例如，漏极端子)可与该列的共同存储器位线181电性连接。最后，所有存储器单元的第三端子213(例如，源极端子)可与地电性连接。

基准单元120可呈单行布置，各基准单元120位于相应由存储器单元110构成的列102的端部。该行的基准单元120可共用单条共同基准字线184。共同基准字线184可通过基准字线解码器150与基准字线电压生成器160连接。基准字线电压生成器160还可与存储器字线电压生成器170连接。如上所述，在操作期间，存储器字线电压生成器170接收字线DAC输入信号(WL_DAC)，并基于该信号设置存储器字线电压(V_WL)。此外，基准字线电压生成器160接收基准字线DAC输入信号(REFWL_DAC)，并基于该信号以及来自存储器字线电压生成器170的存储器字线电压(V_WL)输出，设置基准字线电压(V_REFWL)，通过基准字线解码器150将该基准字线电压施加于基准字线184。与存储器单元的给定列102关联的各基准单元120还可通过分立的基准位线182与该列102的相应比较器130电性连接。可选地，分别将基准单元120与比较器130连接的所有基准位线182都可被电性连接(例如，通过基准位线连接器187)。

基准单元120在结构方面可与存储器单元110基本相同。也就是说，各基准单元120可为包括至少一个电荷捕获场效应晶体管(CTFET)(例如，至少一个N型CTFET)的电荷捕获基准单元。例如，请参照图2A，各基准单元120可包括单个较大的N型CTFET 201，其具有三个端子，包括：第一端子211，尤其栅极端子；第二端子212，尤其漏极端子；以及第三端子213，尤其源极端子。或者，请参照图2B，各基准单元120可包括多个较小的N型CTFET(例如201a-201b)，其并联电性连接并具有三个共同端子，包括：共同第一端子211，尤其共同栅极端子，其中，该单元中的所有CTFET的所有栅极被短接在一起；共同第二端子212，尤其共同漏极端子，其中，该单元中的所有CTFET的所有漏极被短接在一起；以及共同第三端子213，尤其共同源极端子，其中，该单元中的所有CTFET的所有源极被短接在一起。不过，各基准单元120的第一端子211(例如，栅极端子)可与同一共同基准字线184电性连接。与给定列关联的各基准单元120的第二端子212(例如，漏极端子)可与基准位线182电性连接。最后，所有基准单元120的第三端子213(例如，源极端子)可与地电性连接。

给定列102的各比较器130可包括存储器单元输入节点131、基准单元输入节点132以及数字输出节点134。存储器单元输入节点131可与共同存储器位线181电性连接，并由此与给定列102中的各存储器单元110电性连接。基准单元输入节点132可与分立的基准位线182电性连接，并由此与该给定列的相应基准单元120电性连接。各比较器130还可经配置以比较由基准单元120(经由基准单元输入节点132及基准位线182)与由选定存储器单元110(经由存储器单元输入节点131及共同存储器位线181)所传导的电流，并作为响应，可在数字输出节点134输出标示电流差的数字信号(D-OUT)。具体地说，该数字信号(D-OUT)标示由选定存储器单元110所传导的电流量是大于还是小于由基准单元120所传导的电流量。

图3显示可被包含于图1的存储器阵列100中的示例比较器130的示意图。具体地说，给定列102的各比较器130可包括电流镜390及次级比较器电路350。

电流镜390可包括基准部分391以及存储器部分392。

基准部分391可包括例如在供应电压380与下拉节点320之间串联电性连接的两个第一P型场效应晶体管(PFET)301、303以及一个第一N型场效应晶体管(NFET)305。基准部分391还可包括位于两个第一PFET 301、303之间的接合处的基准单元输入节点132。此基准单元输入节点132还可与特定基准位线182电性连接，并由此与该给定列的特定基准单元120电性连接。基准部分391还可包括位于第一PFET 303与第一NFET 305之间的接合处的电流镜节点133。

存储器部分392可包括在供应电压380与同一下拉节点320之间串联电性连接的两个第二PFET 302、304以及一个第二NFET 306。下拉节点320可通过底部装置307(例如，额外NFET)与地电性连接。存储器部分392还可包括位于两个第二PFET 302、304之间的接合处的存储器单元输入节点131。此存储器单元输入节点131还可与特定共同存储器位线181电性连接，并由此与该给定列中的所有存储器单元110电性连接。存储器部分392还可包括位于第二PFET 304与第二NFET 306之间的接合处的输出电压节点310。

基准部分391的电流镜节点133还可与该基准部分391内的两个第一PFET 301、303的栅极以及存储器部分392内的两个第二PFET 302、304的栅极电性连接。因此，位于电流镜节点133的电流镜电压(V_MID)控制通过PFET 301-304的电流流动。此外，所有比较器130的电流镜390中的电流镜节点133可被电性连接(例如，通过电流镜节点连接器186)。通过使用电流镜节点连接器186将电流镜节点133短接在一起，该存储器阵列配置平衡制程变化，尤其平均基准单元120及第一PFET 301及303上的阈值变化。换句话说，位于该阵列中的任意比较器130的电流镜390中的电流镜节点133的电流镜电压(V_MID)相对于基准单元120中或该阵列上的基准部分391的第一PFET 301、303中的阈值电压变化将是高度不变的。因此，所揭示的配置减少失配的影响并增加感测精度。

在操作期间，在电流镜390的基准部分391中，传导经过第一PFET 301、进入特定基准位线182并进一步进入特定基准单元120(它通过特定基准位线182与基准单元输入节点132电性连接)中的电流导致位于基准部分391的电流镜节点133上的电流镜电压(V_MID)。此电流镜电压(V_MID)控制基准部分391中的第一PFET 301及303的栅极以及存储器部分392的第二PFET 302及304的栅极。此外，在电流镜390的存储器部分392中，传导经过第二PFET 302、进入特定的共同存储器位线181并进一步进入选定存储器单元110(它通过特定的共同存储器位线181与存储器单元输入节点131电性连接)中的电流导致位于输出电压节点310的输出电压(V_OUT)。位于电流镜节点133的电流镜电压(V_MID)与位于输出电压节点310的输出电压(V_OUT)之间的电压差将标示由基准单元120与选定存储器单元110所传导的电流之间的电流差。

次级比较器电路350比较这些不同的模拟电压(也就是，位于电流镜节点133的电流镜电压与位于输出电压节点310的输出电压)并在数字输出节点134输出标示电压差的数字信号(D-OUT)。也就是说，位于数字输出节点134的该数字信号(D-OUT)的值将依据电流镜电压(V_MID)与输出电压(V_OUT)之间的电压差而变化，尤其，将依据输出电压(V_OUT)是高于还是低于电流镜电压(V_MID)来切换。

图4A显示包括可纳入的示例次级比较器电路350的图3的比较器130的更详细示意图。示例次级比较器电路350包括差分放大器359(例如，参见包括FET 351-355的示例差分放大器359)以及与差分放大器359的输出节点(节点A)串联连接的反相器357。差分放大器359接收来自电流镜节点133的电流镜电压(V_MID)以及来自输出电压节点310的输出电压(V_OUT)作为输入，并在输出节点A输出输出信号。反相器357将该输出信号反相，从而在数字输出节点134(也就是，节点B)输出反相器输出信号(也就是，数字信号(D_OUT))。反相器357在节点A上输入近数字电平并在节点B将它们转换为全CMOS电平。数字信号(D_OUT)的值将依据来自电流镜390的电流镜电压(V_MID)与输出电压(V_OUT)之间的电压差而变化，且此电压差将依据由与特定基准位线182连接的特定基准单元120所传导的电流和由与特定共同存储器位线181连接的选定存储器单元110所传导的电流之间的电流差而变化。

图4B显示在图4A的比较器的操作期间在不同时间的各种控制信号电平的示例时序图。具体地说，请组合参照图4A与图4B，该比较器的控制信号可包括SAENP、SETN、DATAXP，以及READP。输入SAENP在变高(high)时激活感测周期。输入SETN开始为高并将电流镜节点133分流至输出电压节点310，以在感测之前均衡这两个节点上的电压。当输入SETN变低(low)时，终止该均衡操作，且输入READP变高，以激活底部装置307，从而提供经过电流源NFET 305及306至地的传导路径，该电流源NFET 305及306由偏置电压(也就是，VBIAS供应电平)控制。应当理解，VBIAS可自芯片上(on-chip)带隙电流源或自任意其它合适的源产生。此时，分别来自基准单元120及存储器单元110在基准单元输入节点132及存储器单元输入节点131中流动的差分电流分别在电流镜节点133及输出电压节点310上生成电压差。此电压差代表在存储器单元110中所储存的数据类型。已编程单元使位于输出电压节点310的输出电压(V_OUT)高于位于电流镜节点133的电流镜电压(V_MID)，而未编程单元使V_OUT低于V_MID。此差分电压(V_MID,V_OUT)向次级比较器电路350提供输入，该次级比较器电路在节点A进一步将此差放大接近全Vdd电平信号。反相器357将位于节点A的电压电平转换为全0伏或全Vdd-电平数字信号电平。在完成此数据放大操作以后，SAENP变低且输出选通DATAXP变高，标示位于数字输出节点134(也就是，节点B)上的数据有效。在该感测周期结束时，SETN返回高，且DATAXP及READP在开始后续感测操作之前变低。

应当理解，图4A中所示的次级比较器电路350是出于示例目的，并非意图限制。作为替代，可使用经配置以输出标示V_MID与V_OUT之间的电压差的数字信号(D_OUT)的任意其它次级比较器电路。

通过上述配置，可依据正在执行读取、写入还是可选的擦除操作来选择性改变存储器字线电压(V_WL)及基准字线电压(V_REFWL)的电平(它们由存储器字线电压生成器170及基准字线电压生成器160生成并分别被施加于选定存储器字线及基准字线)。具体地说，如下面更详细所述，可改变存储器字线电压(V_WL)及基准字线电压(V_REFWL)的电平，以实现以下目标：(1)在用以确定选定存储器单元是已编程还是未编程的读取操作期间，在用以确认选定存储器单元的编程的写入操作期间，以及在用以确认选定存储器单元的去编程的擦除操作期间，存储器单元的精确单端电流感测；(2)使用容限测试技术在写入操作期间选定存储器单元的编程，该容限测试技术补偿电荷损失，同时限制重写；以及(3)在多次可编程存储器(MTPM)的情况下，在擦除操作期间选定存储器单元的去编程。

应当注意，存储器阵列100中的未编程存储器单元将具有第一阈值电压并将被预期传导第一电流量，而存储器阵列100中的已编程存储器单元将具有大于该第一阈值电压的第二阈值电压并将被预期传导小于该第一电流量的第二电流量。

因此，例如，在用以确定选定存储器单元是未编程还是已编程的读取操作期间，可将由存储器字线电压生成器170所生成的存储器字线电压(V_WL)设置(例如，通过施加合适的WL_DAC信号)为高于(例如，高50-100mV)已编程存储器单元的该第二阈值电压的某预定读取电压电平(V_READ)。此外，可将由基准字线电压生成器160所生成的基准字线电压(V_REFWL)设置(例如，通过施加合适的REFWL_DAC)在第一基准字线电压电平(V_REFREAD)，该电压电平足以确保相应基准单元(也就是，连接至与该选定存储器单元相同的比较器的基准单元)将传导基准电流量，该基准点流量在该选定存储器单元是未编程时预期由正在读取的该选定存储器单元所传导的第一电流量与在该选定存储器单元是已编程时预期由正在读取的该选定存储器单元所传导的第二电流量的中间。依据由基准单元120及选定存储器单元110所传导的电流之间的电流差，电流镜390将输出不同的电压，尤其位于电流镜节点133的电流镜电压(V_MID)以及位于输出电压节点310的输出电压(V_OUT)。接着，次级比较器电路350将电流镜电压(V_MID)与输出电压(V_OUT)比较并在数字输出节点134输出标示电压差的数字信号(D-OUT)。

更具体地说，单元过驱动(Vgs-Vt)由在读取操作期间所使用的V_WL电平(也就是，VREAD)以及由正在读取的选定存储器单元110的阈值电压确定。如上所述，若该存储器单元是未编程的，则此阈值电压将较低，若该存储器单元是已编程的，则此阈值电压将较高。因此，对于给定的VREAD电平，存在“0”单元电流电平以及“1”单元电流电平。例如，在给定存储器字线183上的V_READ及基准字线上的V_REFREAD的情况下，当电流镜电压(V_MID)大于输出电压(V_OUT)时(标示由基准单元120所传导的电流量小于由选定存储器单元110所传导的电流量)，则在数字输出节点134的数字信号(D_OUT)将变低，标示选定存储器单元是未编程的(也就是，储存“0”)。不过，若电流镜电压(V_MID)小于输出电压(V_OUT)(标示由基准单元120所传导的电流量大于由选定存储器单元110所传导的电流量)，则在数字输出节点134的数字信号(D_OUT)将变高，标示选定存储器单元110是已编程的(也就是，储存“1”)。

在写入操作期间，通过向第一端子211中(见图2A或图2B)，尤其向栅极端子的栅极或栅极氧化物中注入电荷来编程存储器单元110，以增加存储器单元110中的CTFET的阈值电压。具体地说，如上所述，未编程存储器单元将具有第一阈值电压并被预期传导第一电流量。在写入操作期间，将由存储器字线电压生成器170所生成的存储器字线电压(V_WL)设置(例如，通过施加合适的WL_DAC信号)在某预定写入电压电平(V_WRITE)，该写入电压电平高于读取电压电平(V_READ)并足够高以向第一端子211中尤其向正被编程的选定存储器单元110的栅极端子的栅极或栅极氧化物中注入电荷。电荷的注入将阈值电压至少增加至大于该第一阈值电压的第二阈值电压，因此，预期该已编程存储器仅传导第二电流量，该第二电流量小于当V_WL被设置在V_READ时在读取操作期间的第一电流量。向第一端子施加较高的写入电压，直至比较器130确认选定存储器单元110已被编程。

应当注意，在写入操作期间施加于基准字线184并用以确认选定存储器单元110已被编程的基准字线电压(V_REFWL)可与读取过程期间所使用的相同。

作为替代，可偏移基准字线电压(V_REFWL)，以使独特的容限测试技术能够被执行。通过此容限测试技术，不是将选定存储器单元的阈值电压增加至足以在读取操作期间使选定存储器单元能能够被读取为已编程的基线阈值电压电平，而是使阈值电压增加超过该基线阈值电压电平，达到某更高的目标阈值电平。为达到此目的，当确认在此写入操作期间选定存储器单元110是否已被编程时，将基准字线电压(V_REFWL)设置(例如，通过施加合适的REFWL_DAC)在某预定第二基准字线电压电平(V_REFWRITE)，该预定第二基准字线电压电平不同于在读取操作期间所使用的预定第一基准字线电压电平(V_REFREAD)(如上所述)。该预定第二基准字线电压电平(V_REFWRITE)尤其小于该预定第一基准字线电压电平(V_REFREAD)，从而基准单元120(连接至与正被编程的选定存储器单元110相同的比较器130)在该写入操作期间所传导的基准电流量低于原本在读取操作期间所传导的电流量。也就是说，可设置预定第二基准字线电压电平(V_REFWRITE)，从而相对于与未编程存储器单元关联的较高第一电流量，在写入操作期间的基准电流量更接近与已编程存储器单元关联的较低第二电流量。因此，在所需电压差足以使数字信号(D_OUT)从低切换至高(标示存储器单元已被适当编程)之前，将需要向存储器单元110的第一端子211中注入更多电荷。具体地说，在写入操作期间，可将基准字线电压(V_REFWL)的电平从V_REFREAD降低至V_REFWRITE，降低量等于以毫伏为单位的所需容限测试(也就是，降低量等于将被注入存储器单元的第一端子211中的所需额外电荷)。通过使用此技术确保容限测试精度，因为在写入操作期间基准字线电压电平(V_WL)的降低量(也就是，V_REFREAD与V_REFWRITE之间的差)与容限电压量(也就是，被注入栅极端子211的栅极或栅极氧化物中以补偿后续电荷损失的额外电荷量)之间存在1:1关系。

如上所述，所揭示的存储器阵列可为一次可编程存储器(OPTM)，其中，存储器单元一经编程，即保持已编程。或者，所揭示的存储器阵列可经配置以支持存储器单元的去编程，以使其成为多次可编程存储器(MTPM)阵列。在此情况下，在擦除操作期间，自第一端子211(见图2A或图2B)，尤其自栅极端子的栅极或栅极氧化物移除注入电荷以降低存储器单元110中的CTFET的阈值电压，从而去编程(也就是，擦除)存储器单元110。在此情况下，将由存储器字线电压生成器170所生成的存储器字线电压(V_WL)设置(例如，通过施加合适的WL_DAC信号)在某预定擦除电压电平(V_ERASE)，该预定擦除电压电平与写入电压电平基本相反(也就是，反向场)，以反转第一端子211中的电荷。向第一端子施加V_ERASE，直至比较器130确认选定存储器单元110已被去编程。在该擦除操作期间施加于基准字线184并用以确认选定存储器单元110已被编程的基准字线电压(V_REFWL)可与读取过程期间所使用的相同。或者，可偏移该基准字线电压(V_REFWL)，以支持独特的容限测试。在此情况下，当在此擦除操作期间确认选定存储器单元110是否已被去编程时，将该基准字线电压(V_REFWL)(例如，通过施加合适的REFWL_DAC)设置在某预定第三基准字线电压电平(V_REFERASE)。该预定第三基准字线电压电平(V_REFERASE)尤其大于预定第一基准字线电压电平(V_REFREAD)，从而基准单元120(连接至与正被编程的选定存储器单元110相同的比较器130)在该擦除操作期间所传导的基准电流量高于原本在读取操作期间所传导的电流量。

应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”、“包含”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“上”、“下”、“平行”、“直向”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时这些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。所附的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。

对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。例如，本文中所揭示的发明包括单端感测基准并且还提供单端信号容限技术。附图中所述及所示的实施例配置有存储器单元，其为电荷捕获NFET存储器单元。说明及附图并非意图限制。应当理解，作为替代，该存储器单元可为电荷捕获PFET存储器单元。而且，应当理解，作为替代，该电荷捕获NFET存储器单元可经不同配置。在任一种情况下(也就是，在电荷捕获PFET存储器单元的情况下或在具有不同配置的电荷捕获NFET存储器单元的情况下)，预期可应用对所揭示的电路应用NFET-PFET对的实践。在此类应用中，NFET可被更换为PFET以及反之，并可更换或更改供应电平。例如，说明比较器130的概念很容易通过PFET或NFET电流镜及差分放大器技术实施。在任何情况下，本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

因此，上面揭示具有分布式电荷捕获基准单元以支持电荷捕获存储器单元的单端电流感测的存储器阵列的实施例。此存储器阵列可为一次可编程存储器(OPTM)阵列或者可包括可选的擦除功能，以使它成为多次可编程存储器(MTPM)阵列。在任何情况下，该存储器阵列包括存储器单元、基准单元，以及比较器。该存储器单元呈行列布置，各列具有相应基准单元以及相应比较器。在给定行及给定列中的各存储器单元具有分别与该给定行的共同存储器字线、与该给定列的共同存储器位线，以及与地连接的端子。给定列的各基准单元具有分别与所有基准单元的共同基准字线、与该基准单元的基准位线，以及与地连接的端子。给定列的各比较器具有电流镜，该电流镜具有基准部分以及存储器部分。该基准部分与基准位线连接并由此与该给定列的基准单元连接，且该存储器部分与共同存储器位线连接并由此与该给定列中的存储器单元连接。此外，各基准部分具有电流镜节点，且该存储器阵列中的所有比较器的所有电流镜节点都被电性连接。在用以确定单元的编程状态的读取操作期间、在用以确认编程的写入操作期间，以及可选地在用以确认擦除的擦除操作期间，各比较器电路比较由基准单元与由选定存储器单元所传导的电流。如所述那样，选择性改变施加于存储器字线以及基准字线的电压，以支持存储器单元的单端电流感测，使用限制重写的容限测试技术的存储器单元的编程，以及可选的存储器单元的去编程(也就是，擦除)。如上所述，通过电性连接存储器阵列上的所有比较器的基准部分中的电流镜节点，所揭示的配置平衡在基准单元及电流镜的基准部分内的其它装置上的制程变化，因此减小失配的影响并增加感测精度。