阅读说明：本技术 一种ped样品及其制备方法 (PED sample and preparation method thereof ) 是由 邹锭 于 2019-10-28 设计创作，主要内容包括：本发明提供了一种PED样品及其制备方法,包括：提供待切割器件；对所述待切割器件进行切割形成待制备样品,所述待制备样品包括衬底、设置在所述衬底上的多个间隔排列的待量测结构和位于所述待测量结构之间的干扰结构；向所述待量测结构之间的区域通入离子刻蚀加强气体,利用所述离子刻蚀加强气体去除所述待量测结构之间的干扰结构,从而可以排除干扰结构对待量测结构量测准确度的影响,进而可以提高待量测结构如沟道孔内多晶硅层晶粒尺寸的量测准确度。(The invention provides a PED sample and a preparation method thereof, wherein the preparation method comprises the following steps: providing a device to be cut; cutting the device to be cut to form a sample to be prepared, wherein the sample to be prepared comprises a substrate, a plurality of structures to be measured arranged at intervals on the substrate and interference structures positioned among the structures to be measured; and introducing ion etching strengthening gas into the area between the structures to be measured, and removing the interference structures between the structures to be measured by using the ion etching strengthening gas, so that the influence of the interference structures on the measurement accuracy of the structures to be measured can be eliminated, and the measurement accuracy of the structures to be measured, such as the grain size of the polycrystalline silicon layer in the trench hole, can be improved.)

一种PED样品及其制备方法

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及一种PED样品及其制备方法。

背景技术

在三维存储器(3D NAND)的制造工艺中，为了利用透射电子显微镜(TransmissionElectron Microscope，TEM)测量沟道孔内多晶硅层的晶粒尺寸，需要为TEM制备比较特别的PED(Precession Electron Diffraction，旋进电子衍射)样品。

为了PED样品能够量测沟道孔内多晶硅层的晶粒尺寸，一般采用如图1所示的切样方式，即沿着切割线AA’和BB’切取半个沟道孔10，这样既可以获得较大的面积，又可以避免前后层的多晶硅层101叠加。但是，采用这种PED样品量测的多晶硅层晶粒尺寸的量测准确度并不高。

发明内容

有鉴于此，本发明提供了一种PED样品及其制备方法，以提高沟道孔内多晶硅层晶粒尺寸量测的准确度。

为实现上述目的，本发明提供如下技术方案：

一种PED样品的制备方法，包括：

提供待切割器件；

对所述待切割器件进行切割形成待制备样品，所述待制备样品包括衬底、设置在所述衬底上的多个间隔排列的待量测结构和位于所述待测量结构之间的干扰结构；

向所述待量测结构之间的区域通入离子刻蚀加强气体，利用所述离子刻蚀加强气体去除所述待量测结构之间的干扰结构。

可选地，向所述待量测结构之间的区域通入离子刻蚀加强气体包括：

向所述待量测结构之间的区域***气体针；

通过所述气体针向所述待量测结构之间的区域通入离子刻蚀加强气体。

可选地，所述离子刻蚀加强气体为XeF₂。

可选地，所述待切割器件为三维存储器，所述待量测结构为暴露出内部多晶硅层的沟道孔，所述干扰结构为栅电极，所述栅电极的材料为钨。

可选地，向所述待量测结构之间的区域通入离子刻蚀加强气体之前，还包括：

在所述待制备样品的至少一个侧面沉积保护层，所述至少一个侧面包括暴露出沟道孔内部多晶硅层的一侧表面。

可选地，在所述待制备样品的至少一个侧面沉积保护层包括：

采用电子束沉积工艺在所述待制备样品的至少一个侧面沉积保护层。

一种PED样品，采用如上任一项所述的方法制备而成，包括衬底以及设置在所述衬底上的多个间隔排列的待量测结构，其中，所述待测量结构之间不具有干扰结构，所述干扰结构是通过向所述待量测结构之间的区域通入离子刻蚀加强气体的方式去除的。

可选地，所述待量测结构为暴露出内部多晶硅层的沟道孔，所述干扰结构为栅电极，所述栅电极的材料为钨。

可选地，还包括：位于所述PED样品的至少一个侧面的保护层，所述至少一个侧面包括暴露出沟道孔内部多晶硅层的一侧表面。

可选地，所述保护层为氧化硅层。

与现有技术相比，本发明所提供的技术方案具有以下优点：

本发明所提供的PED样品及其制备方法，向待量测结构之间的区域通入离子刻蚀加强气体，并利用离子刻蚀加强气体去除待量测结构之间的干扰结构，从而可以排除干扰结构对待量测结构量测准确度的影响，进而可以提高待量测结构如沟道孔内多晶硅层晶粒尺寸的量测准确度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为一种三维存储器沟道孔的切割结构示意图；

图2为本发明实施例提供的一种PED样品的制备方法的流程图；

图3为本发明实施例提供的一种待制备样品的结构示意图；

图4为本发明实施例提供的一种PED样品的结构示意图。

具体实施方式

正如背景技术所述，采用图1所示的PED样品量测的多晶硅层晶粒尺寸的量测准确度并不高。发明人研究发现，造成这种问题的原因主要是，沟道孔10的***环绕着栅电极11，该栅电极11的材料为金属钨，而电子显微镜无法完全区分开栅电极11的钨晶粒和多晶硅层101的晶粒，因此，会导致多晶硅层101的晶粒尺寸量测的准确度较低。

基于此，本发明提供了一种PED样品的制备方法，以克服现有技术存在的上述问题，包括：

提供待切割器件；

对所述待切割器件进行切割形成待制备样品，所述待制备样品包括衬底、设置在所述衬底上的多个间隔排列的待量测结构和位于所述待测量结构之间的干扰结构；

向所述待量测结构之间的区域通入离子刻蚀加强气体，利用所述离子刻蚀加强气体去除所述待量测结构之间的干扰结构。

本发明提供的PED样品的制备方法，向待量测结构之间的区域通入离子刻蚀加强气体，并利用离子刻蚀加强气体去除待量测结构之间的干扰结构，从而可以排除干扰结构对待量测结构量测准确度的影响，进而可以提高待量测结构如沟道孔内多晶硅层晶粒尺寸的量测准确度。

以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种PED样品的制备方法，如图2所示，包括：

S101：提供待切割器件；

本发明实施例中，以待切割器件是三维存储器为例进行说明，但是，本发明并不仅限于此，在其他实施例中，待切割器件可以是任何需要进行TEM检测的器件。

S102：对待切割器件进行切割形成待制备样品，待制备样品包括衬底、设置在衬底上的多个间隔排列的待量测结构和位于待测量结构之间的干扰结构；

本发明实施例中，采用FIB(Focused Ion beam，聚焦离子束)对待切割器件进行切割形成待制备样品。在对三维存储器中沟道孔内的多晶硅层的晶粒尺寸进行测量时，如图1所示，沿切割线AA’和BB’对三维存储器进行切割，切割后的待制备样品具有半个沟道孔10。

如图3所示，切割后的待制备样品包括衬底2、设置在衬底1上的多个间隔排列的待量测结构20以及位于待测量结构20之间的干扰结构21。可选地，衬底2为半导体衬底，如硅衬底和锗衬底等；待量测结构20为暴露出内部多晶硅层201的沟道孔；干扰结构21为栅电极，该栅电极的材料为金属钨。

当然，如图3所示，待量测结构20之间还具有层间绝缘层22，该层间绝缘层22与干扰结构21交替设置，待量测结构20沿垂直于衬底2的方向贯穿交替设置的层间绝缘层22和干扰结构21。可选地，层间绝缘层22为氧化硅。

S103：向待量测结构之间的区域通入离子刻蚀加强气体，利用离子刻蚀加强气体去除待量测结构之间的干扰结构。

其中，向待量测结构20之间的区域通入离子刻蚀加强气体包括：

向待量测结构20之间的区域***气体针；

通过气体针向待量测结构20之间的区域通入离子刻蚀加强气体。

可选地，离子刻蚀加强气体为XeF₂。可选地，可以从图3所示的样品上方右侧向待量测结构20之间的区域***气体针。

由于离子刻蚀加强气体XeF₂对金属的刻蚀效率比对硅的刻蚀效率高，因此，如图4所示，向待量测结构20之间的区域通入离子刻蚀加强气体XeF₂之后，离子刻蚀加强气体XeF₂能够刻蚀掉栅电极即干扰结构21，保留待量测结构20和层间绝缘层22，这样在进行量测时，可以排除干扰结构21对待量测结构20量测准确度的影响，进而可以提高待量测结构20如沟道孔内多晶硅层201的晶粒尺寸的量测准确度。

虽然还可以通过重新制作不具有栅电极的三维存储器的方式，来排除栅电极即干扰结构21对待量测结构20量测准确度的影响，但是，其周期太长，且成本也过高。与其相比，本发明实施例提供的PED样品的制备方法，不仅能够完全排除干扰结构21对待量测结构20量测准确度的影响，而且周期短、成本低。

在本发明的另一实施例中，向待量测结构20之间的区域通入离子刻蚀加强气体之前，还包括：

在待制备样品的至少一个侧面沉积保护层，至少一个侧面包括暴露出沟道孔内部多晶硅层201的一侧表面S1，当然，本发明并不仅限于此，在其他实施例中，还可以在衬底的底面S2以及沟道孔的顶面S3等表面沉积保护层，如图3所示。

可选地，在待制备样品的至少一个侧面沉积保护层包括：

采用电子束沉积工艺在待制备样品的至少一个侧面沉积保护层。

可选地，保护层为氧化硅层，当然，保护层的材料还可以是碳或正硅酸乙酯等，本发明并不仅限于此。由于保护层为氧化硅层，而氧化硅层并不会对多晶硅层晶粒尺寸的量测造成影响，因此，在量测时可以保留样品表面的保护层。当然，本发明并不仅限于此，在其他实施例中，也可以在量测之前刻蚀掉样品表面的保护层。

需要说明的是，在去除干扰结构21之后，也可以在干扰结构21的位置生长其他膜层，如氧化硅层等，也就是说，本发明实施例中，也可以采用其他结构替换干扰结构21，来排除干扰结构21的影响。

本发明实施例还提供了一种PED样品，采用如上任一实施例提供的方法制备而成，如图4所示，包括衬底2以及设置在衬底2上的多个间隔排列的待量测结构20，其中，待测量结构20之间不具有干扰结构21。其中，干扰结构21是通过向待量测结构20之间的区域通入离子刻蚀加强气体的方式刻蚀掉的。可选地，离子刻蚀加强气体为XeF₂。

可选地，待量测结构20为暴露出内部多晶硅层201的沟道孔，干扰结构21为栅电极，栅电极的材料为钨。其中，本发明实施例中的PED样品的待测量结构20之间不具有干扰结构21即栅电极，但是，由于层间绝缘层22为氧化硅层，其并不影响待测量结构20即沟道孔内多晶硅层201晶粒尺寸的量测，因此，本发明实施例中保留了待测量结构20之间的层间绝缘层22。

在本发明的一个实施例中，PED样品还包括：位于PED样品的至少一个侧面的保护层，至少一个侧面包括暴露出沟道孔内部多晶硅层的一侧表面S1，当然，本发明并不仅限于此，在其他实施例中，还可以在衬底的底面S2以及沟道孔的顶面S3等表面形成保护层，如图3所示。

可选地，保护层为氧化硅层，当然，保护层的材料还可以是碳或正硅酸乙酯等，本发明并不仅限于此。因为氧化硅层并不会对多晶硅层晶粒尺寸的量测造成影响，因此，在量测时可以保留样品表面的保护层，从而可以简化工艺步骤。

本发明所提供的PED样品及其制备方法，向待量测结构之间的区域通入离子刻蚀加强气体，并利用离子刻蚀加强气体去除待量测结构之间的干扰结构，从而可以排除干扰结构对待量测结构量测准确度的影响，进而可以提高待量测结构如沟道孔内多晶硅层晶粒尺寸的量测准确度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。