阅读说明：本技术 用于闪存存储器系统的改进的感测放大器 (Improved sense amplifier for flash memory system ) 是由 钱晓州 X.Y.皮 K.M.岳 L.F.卞 于 2018-06-15 设计创作，主要内容包括：用于闪存存储器系统的改进的感测放大器。本发明公开了在闪存存储器系统中使用的改进的低功率感测放大器。基准位线和选择的位线在有限周期期间被预充电并且消耗的功率有限。预充电电路可在配置过程期间进行修调,以进一步优化预充电操作期间的功率消耗。(An improved sense amplifier for a flash memory system. The invention discloses an improved low power sense amplifier for use in a flash memory system. The reference bit line and the selected bit line are precharged during a limited period and consume limited power. The precharge circuit may be trimmed during the configuration process to further optimize power consumption during the precharge operation.)

用于闪存存储器系统的改进的感测放大器

技术领域

本发明公开了在闪存存储器系统中使用的改进的低功率感测放大器。

背景技术

闪存存储器系统是众所周知的。在典型的闪存存储器系统中，使用感测放大器从闪存存储器单元读取数据。

图1示出现有技术下的感测放大器100。感测放大器100包括选择的闪存存储器单元102，该闪存存储器单元为要读取的单元。感测放大器100还包括基准闪存存储器单元122，选择的闪存存储器单元102被与该基准闪存存储器单元进行比较。PMOS晶体管104，106，124和126以及NMOS晶体管108，110，112，128和130的布置如图所示。PMOS晶体管104由CASREF(列地址感测基准)控制，PMOS 106由SEN_B(感测放大器启用，低态有效)控制，NMOS晶体管108、112和128由ATD(地址转换检测，其检测接收到的地址中的变化)控制，并且NMOS晶体管110和130由激活BL(位线)的YMUX(Y多路复用器)控制。选择的闪存存储器单元102接收WL(字线)和SL(源极线)，基准存储器单元122接收SL(源极线)。比较器130接收两个输入，这两个输入直接与选择的闪存存储器单元102和基准存储器单元122消耗的电流相关，并且输出SOUT直接指示存储在选择的闪存存储器单元102中的数据值。

现有技术下的感测放大器100的一个缺点是存储器单元102及其相关电路消耗恒定的电流，这导致显著的功率消耗。另外，基准存储器单元122及其相关电路通常设在单独的读存储体中，而不设在选择的存储器单元102所处的读存储体中，这需要较大的模片区以及用于额外Y解码的更多功率消耗。而且CASREF信号还对噪音敏感，并且CASREF电路也会显著消耗待机电流。

图2、图3A和图3B描述了申请人先前设计的并且在2015年12月31日提交的题为“Low Power Sense Amplifier for a Flash Memory System”的中国专利申请201511030454.4中描述的改进的感测放大器200，其以引用方式并入本文。

参考图2，感测放大器200包括基准电路280和读取电路290。

基准电路280包括基准存储器单元206，NMOS晶体管202，204和220，PMOS晶体管212，基准位线208，电平移位器214，反相器218，以及NOR栅极216，全部按如图所示配置。NMOS晶体管202由ATD(地址转换检测)控制，NMOS晶体管204由YMUX(Y多路复用器)控制，NMOS晶体管220由BIAS信号控制。NOR栅极216接收ATD作为其输入之一。

读取电路290包括选择的存储器单元236，NMOS晶体管232，234和250，PMOS晶体管242，位线238，电平移位器244，反相器248，以及NOR栅极246，全部按如图所示配置。NMOS晶体管232由ATD(地址转换检测)控制，NMOS晶体管234由YMUX(Y多路复用器)控制，并且NMOS晶体管250由BIAS信号控制。NOR栅极246接收ATD作为其输入之一。因此，基准电路280与读取电路290相同，不同的是基准电路280包括基准存储器单元206，并且读取电路290包括选择的存储器单元236。

在操作中，感测放大器200如下运作。在读取操作之前，BIAS信号高，将逆变器218和248的输出电压通过NMOS晶体管220和250拉至接地电位，这使ROUT和SOUT处于高态。读取操作开始时，ATD上升，表示正在检测存储系统接收到的地址的变化，该检测过程与读取操作的开始同时发生。NMOS晶体管202和232开启，同样，NMOS晶体管204和234由YMUX开启。这允许基准单元206和选择的存储器单元236消耗电流。同时，基准位线208和位线238将开始充电。BIAS在读取操作开始时也降低。在这个阶段，PMOS晶体管212和242关闭，因为其栅极上的电压将会很高。

然后ATD将降低，这会切断NMOS晶体管202和232。基准位线208将开始通过基准单元206放电。这样，基准位线208的电压将降低，在某一时刻电压将下降到足够低(低于VREF)，使得PMOS晶体管212开启。这导致ROUT降至低态。同时，位线238也通过选择的存储器单元236放电。这样，位线238的电压将降低，在某一时刻电压将下降到足够低(低于VREF)，使得PMOS晶体管242开启。这导致ROUT降至低态。一旦ROUT/SOUT降至低态，则每个感测放大器都具有局部反馈(216，218或246，248)来切断其偏置电流，从而降低功率消耗。

本质上，基准电路280和读取电路290之间存在竞态条件。如果选择的存储器单元236消耗的电流多于基准单元206(如果选择的存储器单元236正在存储“1”值就会如此)，则SOUT将在ROUT降至低态之前降至低态。但是如果选择的存储器单元236消耗的电流少于基准单元206(如果选择的存储器单元236正在存储“0”值就会如此)，则SOUT将在ROUT降至低态之后降至低态。因此，SOUT和ROUT降至低态的时序指示存储在选择的存储器单元236中的值。

SOUT和ROUT被输入到时序比较电路260中，而输出为DOUT，这指示存储在选择的存储器单元236中的值。

图3A示出时序比较电路260的第一个实施例。其中，时序比较电路260包括触发器310，SOUT为D输入，ROUT为低态有效时钟CK，并且DOUT为输出。当ROUT先于SOUT降低，则DOUT将输出“0”，指示选择的存储器单元236正在存储“0”。当ROUT后于SOUT降低，则DOUT将输出“1”，指示选择的存储器单元236正在存储“1”。

图3B示出时序比较电路260的第二个实施例，该时序比较电路包括R-S锁存器。时序比较电路260包括按如图所示配置的逆变器320和322以及NAND栅极324和326，其中SOUT和ROUT为输入，并且DOUT为输出。当ROUT先于SOUT降低，则DOUT将输出“0”，指示选择的存储器单元236正在存储“0”。当ROUT后于SOUT降低，则DOUT将输出“1”，指示选择的存储器单元236正在存储“1”。

虽然图2、图3A和图3B的系统是对图1的现有技术系统的改进，但是图2、图3A和图3B的系统在基准位线208和选择的位线238的预充电过程期间仍然消耗大量的功率。

所需要的是一种改进的感测放大器，其通过降低基准位线和选择的位线的预充电过程期间的功率消耗，与图1、图2、图3A和图3B的系统相比降低功率消耗。

发明内容

本发明公开了在闪存存储器系统中使用的改进的低功率感测放大器。基准位线和选择的位线在有限周期期间被预充电并且消耗的功率有限。预充电电路可在配置过程期间进行修调，以进一步优化预充电操作期间的功率消耗。

附图说明

图1示出闪存存储器系统中现有技术下的感测放大器。

图2示出用于申请人先前公开的闪存存储器系统的低功率感测放大器的实施例。

图3A示出与感测放大器一起使用的时序电路的实施例。

图3B示出与感测放大器一起使用的时序电路的另一个实施例。

图4示出用于闪存存储器系统的低功率感测放大器的另一个实施例。

图5示出了图4的感测放大器的修调操作。

具体实施方式

图4示出感测放大器400。感测放大器400包括基准电路410和读取电路430。

基准电路410包括基准存储器单元411，NMOS晶体管412，416和419。PMOS晶体管418，开关414，节点415，基准位线417，反相器420和可变电容器413，全部按如图所示配置。NMOS晶体管412由VB控制，NMOS晶体管416由YMUX(用于选择包含基准存储器单元411的列的列解码器的一部分)控制，NMOS晶体管419由BIAS控制，开关414由ATD(地址转换检测)控制，并且PMOS晶体管418由节点415控制。

读取电路430包括选择的存储器单元431，NMOS晶体管432，436和439。PMOS晶体管438，开关434，节点435，选择的位线437，反相器440和可变电容器433，全部按如图所示配置。NMOS晶体管432由VB控制，NMOS晶体管436由YMUX(用于选择包含选择的存储器单元431的列的列解码器的一部分)控制，NMOS晶体管439由BIAS控制，开关434由ATD(地址转换检测)控制，并且PMOS晶体管438由节点435控制。

在操作中，感测放大器400如下运作。在读取操作之前，BIAS信号高，这导通NMOS晶体管419和439并将反相器420和440的输入拉至接地电位，这使ROUT和SOUT处于高态。读取操作开始时，ATD上升，表示正在检测存储系统接收到的地址的变化，该检测过程与读取操作的开始同时发生。当ATD上升时，开关414和434闭合。由YMUX导通NMOS晶体管416和436。这允许基准单元411和选择的存储器单元431消耗电流。最初，可变电容器413和433将存储在开关414和434闭合之前由电压NMOS晶体管412和432在充电过程期间产生的电压。在开关414和434闭合之后，电容器413和433上的电荷分别在短周期内分配给节点415和435。同时，基准单元411将从可变电容器413消耗电流，并且选择的单元431将从可变电容器433消耗电流。

然后ATD将降低，这会断开开关414和434。节点415和基准位线417将继续通过基准单元411放电。这样，节点415的电压将降低，在某一时刻电压将下降到足够低(低于VDDS-Vthp，其中VDDS是提供给PMOS晶体管418和438的电压源并且Vthp是PMOS晶体管418和438的阈值电压)，使得PMOS晶体管418导通。这导致ROUT降至低态。同时，节点435和选择的位线437也通过选择的存储器单元431放电。这样，节点435的电压将降低(低于VDDS-Vthp)，在某一时刻电压将下降到足够低，使得PMOS晶体管438导通。这导致ROUT降至低态。

本质上，基准电路410和读取电路430之间存在竞态条件。如果选择的存储器单元431消耗的电流多于基准单元411(如果选择的存储器单元431正在存储“1”值就会如此)，则SOUT将在ROUT降至低态之前降至低态。但是如果选择的存储器单元431消耗的电流少于基准单元411(如果选择的存储器单元431正在存储“0”值就会如此)，则SOUT将在ROUT降至低态之后降至低态。因此，SOUT和ROUT降至低态的相对时序指示存储在选择的存储器单元431中的值。

SOUT和ROUT被输入到时序比较电路260中，并且输出为DOUT，这指示存储在选择的存储器单元236中的值。时序比较电路260可包括先前关于图3A或图3B所述的结构，或者可包括另一个时序电路。

图5示出基准电路410和读取电路430的配置阶段。修调控制器510任选地可使用已知技术来调整电压VDDS。类似地，当ATD上升并且开关414和434闭合时，修调控制器510可调整可变电容器413和433的电容以改变最初提供给节点415和435的电压。

本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在...上面”和“在...上”均包括性地包括“直接在...上”(之间没有设置中间材料、元件或空间)和“间接在...上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。