阅读说明：本技术 分层读取参考校准 (Hierarchical read reference calibration ) 是由 A.巴扎斯基 E.沙隆 I.阿尔罗德 于 2021-04-06 设计创作，主要内容包括：本发明题为“分层读取参考校准”。本发明公开了校准读取参考电压。在一个方面,控制管芯校准用于读取非易失性存储器单元的读取参考电压。控制管芯接合到包含存储器单元的存储器管芯。在一个方面,采用了校准读取参考电压的分层方法。例如,首先,控制管芯可尝试确定读取参考电压的新值。如果新读取参考电压令人满意,则控制管芯可使用新读取参考电压。控制管芯可使用一种或多种不同技术来确定新读取参考电压。如果由控制管芯确定的新读取参考电压不令人满意,则与控制管芯通信的存储器控制器可校准读取参考电压。通过控制管芯确定新读取参考电压,存储器控制器很大程度地减轻了此类任务的负担。(The invention provides a layered read reference calibration. The invention discloses calibrating a read reference voltage. In one aspect, a control die calibrates a read reference voltage for reading a non-volatile memory cell. The control die is bonded to a memory die containing memory cells. In one aspect, a hierarchical approach to calibrating read reference voltages is employed. For example, first, the control die may attempt to determine a new value for the read reference voltage. If the new read reference voltage is satisfactory, the control die may use the new read reference voltage. The control die may use one or more different techniques to determine the new read reference voltage. If the new read reference voltage determined by the control die is not satisfactory, a memory controller in communication with the control die may calibrate the read reference voltage. By controlling the die to determine the new read reference voltage, the memory controller greatly relieves the burden of such tasks.)

具体实施方式

现在将参考附图描述本技术，在实施方案中，这些附图涉及校准用于读取存储器系统中的非易失性存储器单元的读取参考电压。在一个实施方案中，存储器系统包括具有控制管芯和存储器管芯的集成存储器组件。在一些实施方案中，控制管芯和存储器管芯利用例如接合焊盘接合在一起。存储器管芯可包含非易失性存储器单元。控制管芯可控制存储器管芯上的各种操作，诸如读取、写入和擦除。控制管芯可将读取参考电压施加到存储器单元，以便读取存储在存储器单元中的数据。在一个实施方案中，控制管芯校准用于读取非易失性存储器单元的读取参考电压。在一个实施方案中，数据和/或控制信号通过接合焊盘传递。

在一个实施方案中，存储器系统包括与集成存储器组件通信的存储器控制器。一些实施方案包括用于校准读取参考电压的分层方法。例如，首先，控制管芯可尝试确定读取参考电压的新值。如果新读取参考电压令人满意，则控制管芯可使用该新读取参考电压。控制管芯可使用一种或多种不同技术来确定新读取参考电压。如果由控制管芯确定的新读取参考电压不令人满意，则存储器控制器可校准读取参考电压。读取参考电压是否令人满意可基于码字的错误度量。错误度量的示例包括但不限于码字的伴随权重和码字的误码率。

通过控制管芯确定新读取参考电压(在许多情况下)，存储器控制器很大程度地减轻了此类任务的负担。此外，控制管芯与存储器控制器之间的通信信道没有从存储器控制器传送大量数据以确定新读取参考电压的负担。在一些实施方案中，存储器控制器使用的技术可消耗比控制管芯使用的技术更多的时间和/或功率。换句话讲，控制管芯使用的技术可消耗比存储器控制器使用的技术更少的时间和/或功率。在一些实施方案中，存储器控制器具有比控制管芯更多的处理功率，并且因此可更适于实现更复杂的技术以对新读取参考电压执行更全面的搜索。分层方法允许例如在控制管芯上使用更简单的技术而在存储器控制器上使用更复杂的技术。

在一些实施方案中，控制管芯和存储器管芯利用允许控制管芯与存储器管芯之间的通信的许多接合焊盘接合在一起。在一个实施方案中，控制管芯能够通过接合焊盘访问来自存储器管芯的数据。在一个实施方案中，码字的每个数据位和每个奇偶校验位经由不同的接合焊盘读取。这实际上提供了比集成存储器组件与存储器控制器之间的数据总线宽得多的接口。因此，码字从存储器管芯到控制管芯的传送非常有效。净效应是确定控制管芯上的新读取参考电压可比确定存储器控制器上的新读取参考电压更有效地使用通信带宽。

在一些实施方案中，控制管芯和存储器管芯在不同的半导体晶圆上制造，这允许在不同的晶圆上使用不同的半导体制造工艺。例如，半导体制造工艺可涉及高温退火。恰当形成一些电路元件可能需要此类高温退火，但这可能损坏其他电路元件。由于半导体制造工艺的限制，在存储器管芯上形成复杂电路诸如解码器可能具有挑战性。另外，用于在存储器管芯上形成存储器单元的制造工艺可能对在存储器管芯上形成的晶体管的尺寸施加约束。在一些实施方案中，控制管芯上的控制电路具有与存储器管芯上的存储器单元晶体管的尺寸不同(例如，更小)的晶体管。控制管芯上的晶体管的不同(例如，更小)尺寸可改善控制管芯上的控制电路的性能。例如，较小的晶体管可比较大的晶体管使用更少的功率。另外，使用较小的晶体管允许控制管芯的一个实施方案在控制管芯上具有用于控制电路的更多晶体管。因此，与存储器管芯相比，控制管芯可更适于执行诸如确定新读取参考电平的操作。

应当理解，本发明可体现为许多不同形式并且不应解释为限于本文所阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完整的，并且将充分地将本发明传达给本领域的技术人员。实际上，本发明旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附权利要求书所限定的本发明的范围和实质内。此外，在本发明的以下具体实施方式中，给出了许多具体细节，以便提供对本发明的周密理解。然而，对于本领域的普通技术人员将显而易见的是，本发明可在没有此类具体细节的情况下被实施。

本文所用的术语“顶部”和“底部”、“上”和“下”以及“垂直”和“水平”及其形式，如可仅以举例方式和出于示例性目的用于本文，并且不旨在限制技术的描述，因为所引用的项目可在位置和取向上交换。另外，如本文所用，术语“基本上”和/或“约”是指指定的尺寸或参数可在给定应用的可接受的制造公差内变化。

图1A至图3B描述了可用于实现本文所公开的技术的存储器系统的一个示例。

图1A是连接到主机120的存储器系统100的一个实施方案的框图。存储器系统100可实现本文所公开的技术。许多不同类型的存储器系统可与本文所公开的技术一起使用。一个示例性存储器系统为固态驱动器(“SSD”)；然而，也可以使用其他类型的存储器系统。存储器系统100包括存储器控制器102、用于存储数据的集成存储器组件104以及本地存储器(例如，DRAM/ReRAM)106。存储器控制器102包括前端处理器电路(FEP)110和一个或多个后端处理器电路(BEP)112。在一个实施方案中，FEP 110电路在ASIC上实现。在一个实施方案中，每个BEP电路112在单独ASIC上实现。用于BEP电路112和FEP电路110中的每一者的ASIC在同一半导体上实现，使得存储器控制器102被制造为片上系统(“SoC”)。FEP 110和BEP 112均包括其本身的处理器。在一个实施方案中，FEP 110和BEP 112用作主从配置，其中FEP 110是主设备，并且每个BEP 112是从设备。例如，FEP电路110实现闪存转换层，该闪存转换层执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转换、与主机的通信、DRAM(本地易失性存储器)的管理以及SSD(或其他非易失性存储系统)的整体操作的管理。BEP电路112根据FEP电路110的请求来管理集成存储器组件/管芯中的存储器操作。在一些实施方案中，集成存储器组件被称为存储器封装。例如，BEP电路112可进行读取、擦除和编程过程。另外，BEP电路112可执行缓冲器管理，设置FEP电路110所需的特定电压电平，执行纠错(ECC)，控制到存储器封装的切换模式接口等。在一个实施方案中，每个BEP电路112负责其本身的一组存储器封装。存储器控制器102是控制电路的一个示例。术语“装置”在本文中可用于指集成存储器组件104、存储器系统100、存储器控制器102或存储器系统100和主机120的组合中的任一者，但不限于这些。

在一个实施方案中，存在多个集成存储器组件104。在一个实施方案中，每个集成存储器组件104包括一个或多个存储器管芯和一个或多个控制管芯。每个存储器管芯包括一个或多个存储器结构。控制管芯控制存储器管芯上的操作。例如，控制管芯可控制存储器管芯上的读取、写入和擦除操作。在一个实施方案中，存储器控制器102与控制管芯通信，以便指示控制管芯在一个或多个非易失性存储器管芯或一个或多个存储器结构上执行读取、写入或擦除操作。在一个实施方案中，集成存储器组件104中的每个存储器管芯利用NAND闪存存储器(包括二维NAND闪存存储器和/或三维NAND闪存存储器)。在其他实施方案中，集成存储器组件104可包括其他类型的存储器；例如，存储器封装可以包括PCM存储器。

存储器控制器102经由接口130与主机120通信，该接口实现PCI Express(PCIe)上的NVM Express(NVMe)。为了与存储器系统100一起工作，主机120包括在总线128上通信的主机处理器122、主机存储器124和PCIe接口126。主机存储器124是主机的物理存储器，并且可以是DRAM、SRAM、非易失性存储器或另一类型的存储装置。主机120在存储器系统100的外部并与该存储器系统分开。在一个实施方案中，存储器系统100嵌入在主机120中。

图1B是FEP电路110的一个实施方案的框图。图1B示出了与主机120通信的PCIe接口150，以及与该PCIe接口通信的主机处理器152。主机处理器152可以是本领域中已知的适于实现的任何类型的处理器。主机处理器152与片上网络(NOC)154通信。NOC是集成电路上的通信子系统，通常在SoC中的核心之间。NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，NOC提高了SoC的可扩展性以及复杂SoC的功率效率。NOC的导线和链路由许多信号共享。由于NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提供增强的性能(诸如吞吐量)和可扩展性。连接到NOC 154并且与NOC 154通信的是存储器处理器156、SRAM160和DRAM控制器162。DRAM控制器162用于操作DRAM(例如，DRAM 106)并且与该DRAM通信。SRAM 160是由存储器处理器156使用的本地RAM存储器。存储器处理器156用于运行FEP电路并且执行各种存储器操作。与NOC通信的还有两个PCIe接口164和166。在图1B的实施方案中，存储器控制器102包括两个BEP电路112；因此，存在两个PCIe接口164/166。每个PCIe接口与BEP电路112中的一个通信。在其他实施方案中，可存在多于或少于两个BEP电路112；因此，可存在多于两个PCIe接口。

图2是BEP电路112的一个实施方案的框图。图2示出了用于与FEP电路110通信(例如，与图1B的PCIe接口164和166中的一者通信)的PCIe接口200。PCIe接口200与两个NOC202和204通信。在一个实施方案中，两个NOC可被组合成一个大的NOC。每个NOC(202/204)经由XOR引擎(224/254)、ECC引擎(226/256)和读取参考电压校准引擎(225/255)连接到SRAM(230/260)、缓冲器(232/262)、处理器(220/250)和数据路径控制器(222/252)。ECC引擎226/256用于执行纠错，如本领域所知。在本文中，ECC引擎226/256可被称为控制器ECC引擎。XOR引擎224/254用于对数据执行XOR，使得可在存在编程错误的情况下以可恢复的方式组合和存储数据。读取参考电压校准引擎(225/255)用于确定新读取参考电压。读取参考电压校准引擎(225/255)可采用ECC引擎(226/256)来校准读取参考电压。

数据路径控制器222连接到存储器接口228，以用于经由四个信道与集成存储器组件通信。因此，顶部NOC 202与用于与集成存储器组件通信的四个信道的存储器接口228相关联，并且底部NOC 204与用于与集成存储器组件通信的四个另外信道的存储器接口258相关联。在一个实施方案中，每个存储器接口228/258都包括四个切换模式接口(TM接口)、四个缓冲器和四个调度器。对于信道中的每一个存在一个调度器、缓冲器和TM接口。处理器可以是本领域中已知的任何标准处理器。数据路径控制器222/252可以是处理器、FPGA、微处理器、或其他类型的控制器。XOR引擎224/254、ECC引擎226/256和读取参考电压校准引擎(225/255)是被称为硬件加速器的专用硬件电路。在其他实施方案中，可在软件中实现XOR引擎224/254、ECC引擎226/256和读取参考电压校准引擎(225/255)。调度器、缓冲器和TM接口是硬件电路。在其他实施方案中，存储器接口(用于与存储器管芯通信的电路)可以为与图2所描绘不同的结构。另外，具有与图1B和图2不同的结构的控制器也可以与本文描述的技术一起使用。

图3A是集成存储器组件104的一个实施方案的功能框图。在一个实施方案中，集成存储器组件104包括两种类型的半导体管芯(或更简洁地，“管芯”)。存储器管芯302包括存储器结构326。存储器结构326可包含非易失性存储器单元。控制管芯304包括控制电路310。如下文所详述，在一些实施方案中，存储器管芯302和控制管芯304接合在一起。通常，在集成存储器组件104中存在多个控制管芯304和多个存储器管芯302。

控制电路310在存储器结构326上执行存储器操作(例如，写入、读取、擦除等)。控制电路310包括状态机312、片上地址解码器314、功率控制电路316、存储区318、读/写电路328和ECC引擎330。在另一个实施方案中，读/写电路328的一部分位于控制管芯304上，并且读/写电路328的一部分位于存储器管芯302上。例如，读/写电路328可包含感测放大器。在一个实施方案中，感测放大器位于控制管芯304上。在一个实施方案中，感测放大器位于存储器管芯302上。

在本文中，术语“存储器管芯”、“存储器半导体管芯”等是指包含用于存储的非易失性存储器单元的半导体管芯。在本文中，术语“控制管芯”、“控制半导体管芯”等是指包含用于在存储器管芯上的非易失性存储器单元上执行存储器操作的控制电路的半导体管芯。通常来说，许多半导体管芯由单个半导体(例如，硅)晶圆形成。

片上地址解码器314在主机120或存储器控制器102使用的地址与行解码器和列解码器(图3A中未明确示出)使用的硬件地址之间提供地址接口。功率控制电路316控制在存储器操作期间提供给字线、位线和选择线的功率和电压。在一个实施方案中，功率控制电路316包括电压电路。功率控制电路316可包括用于产生电压的电荷泵。在一个实施方案中，功率控制电路316在状态机312的控制下执行。

在一些实施方案中，读/写电路328包括感测块(其可包含感测放大器(SA))。在一些实施方案中，感测放大器包括位线驱动器。在一个实施方案中，读/写电路328在状态机312的控制下执行。在一些实施方案中，每个存储器结构326能够经由行解码器(图3A中未示出)由字线以及经由列解码器(图3A中未示出)由位线来寻址。

纠错码(ECC)引擎330被配置为对错误校正码字进行解码。在本文中，ECC引擎330可被称为管芯上ECC引擎。在一个实施方案中，管芯上ECC引擎330被配置为将来自存储器控制器102的数据位编码成包含数据位和奇偶校验位的码字。控制电路将码字存储在存储器结构326中。在一个实施方案中，管芯上ECC引擎330被配置为对从存储器结构326读回的码字进行解码。在一些实施方案中，如果管芯上ECC引擎330成功地解码码字，则控制管芯304仅将数据位发送回存储器控制器102。在一些实施方案中，如果管芯上ECC引擎330未成功地解码码字，则控制器ECC引擎226/256可用于解码码字。在一些实施方案中，管芯上ECC引擎330被配置为计算用于读取存储器结构326中的存储器单元的新读取参考电压。

控制电路310中的部件的任何子集可被视为一个或多个控制电路。状态机312、管芯上ECC引擎330、读/写电路328和/或存储器控制器102(或等效功能电路)与图3A中描绘的其他电路的全部或子集的组合可被视为一个或多个控制电路。一个或多个控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程的控制器是控制电路的一个示例。一个或多个控制电路可以包括处理器、PGA(可编程门阵列)、FPGA(现场可编程门阵列)、ASIC(专用集成电路)、集成电路或其他类型的电路。

通路352是控制电路310中的一个或多个部件和存储器管芯302上的存储器结构之间的通路。每个通路的一部分驻留在存储器管芯302中，并且每个通路的一部分驻留在控制管芯304中。术语“通路”可用于通路352的完全位于管芯中的一个管芯内的部分。因此，可以说存储器管芯302具有第一多个通路并且控制管芯304具有第二多个通路。在一个实施方案中，控制管芯304和存储器管芯302被配置为通过第一多个通路和第二多个通路的通路对传送信号。在一些实施方案中，存储器管芯302和控制管芯304彼此接合，或以其他方式彼此附接，以有利于通过通路对传送信号。

通路可用于提供或接收信号(例如，电压、电流)。通路包括导电路径。通路可以包括但不限于可以传送或载送电信号的接合焊盘、金属互连件、通孔、晶体管、导电材料和其他材料中的一者或多者。在一个实施方案中，通路352允许控制电路310向存储器管芯302上的字线、选择线和位线提供电压。通路352可用于从例如位线接收信号。在一个实施方案中，存在约100,000个通路352。然而，可存在多于或少于100,000个通路。具有如此大量的通路352允许并行传递非常大量的数据或其他信号。

在一个实施方案中，集成存储器组件104包括连接到通信信道332(在本文中也称为数据总线)的一组输入和/或输出(I/O)引脚。出于一般性，通信信道332被描绘为连接到集成存储器组件104。通信信道332可连接到管芯302和/或304中的任一者或两者。在一个实施方案中，通信信道332将存储器控制器102直接连接到控制管芯304。在一个实施方案中，通信信道332将存储器控制器102直接连接到存储器管芯302。如果通信信道332将存储器控制器直接连接到存储器管芯302，则通路352可用于允许存储器控制器102与控制电路310之间的通信。

在一个实施方案中，存储器结构326包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直NAND串。

在另一个实施方案中，存储器结构326包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。

包括在存储器结构326中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构326的存储器单元的合适技术的其他示例包括相变存储器(例如，PCM)等。用于存储器结构326的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、垂直位线阵列等。

本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。

虽然图3A描绘了集成存储器组件104中的一个控制管芯304和一个存储器管芯302，但在集成存储器组件104中可存在多于一个控制管芯304和多于一个存储器管芯302。

图3B是控制管芯304的读/写电路328和ECC引擎330的一个实施方案的框图。读/写电路328具有感测放大器350和锁存器360。锁存器360可包括数据锁存器360a和奇偶校验锁存器360b。在一个实施方案中，数据锁存器360a存储码字的数据位，并且奇偶校验锁存器存储码字的奇偶校验位。不要求存在用于数据位和用于奇偶校验位的特定锁存器。图3B描绘了四组数据锁存器360(1)、360(2)、360(3)、360(4)。每一组可用于存储不同页面的码字。在每个存储器单元存储四个位的实施方案中，将四个页面存储在一组存储器单元中。这四个页面可被称为下页(LP)、中下页(LMP)、中上页(UMP)和上页(UP)。在另一个实施方案中，感测放大器350位于存储器管芯302上，但锁存器360保持在控制管芯304上。

管芯上ECC引擎330能够对从存储器控制器102接收的数据位进行编码。在一个实施方案中，管芯上ECC引擎330形成码字，每个码字包含数据位和奇偶校验位。在一个实施方案中，存储器控制器102将码字提供给控制管芯304。控制电路310将码字存储到存储器结构326中的非易失性存储器单元中。根据来自存储器控制器102的读取数据的请求，控制电路310从存储器结构326读取码字。管芯上ECC引擎330还能够对从存储器结构326读取的码字进行解码和错误校正。在一些实施方案中，管芯上ECC引擎330为存储的每个数据单元(例如，页面)计算奇偶校验位。奇偶校验位(也称为纠错码)可以与数据单元(例如，页面)一起存储。数据单元及其相关联的奇偶校验位的组合被称为码字。在一个实施方案中，奇偶校验位远离数据单元(例如，页面)被存储。

在一个实施方案中，在成功解码码字时，控制管芯304仅将数据位而不将奇偶校验位发送到存储器控制器102。因此，节省了存储器控制器102与集成存储器组件104之间的通信线路上的带宽。另外，可节省大量功率。例如，控制管芯与控制器之间的接口可为高速接口。

管芯上ECC引擎330包括伴随式计算逻辑370、编码器380、解码器390和读取参考电压校准385。编码器380被配置为使用ECC方案对数据进行编码，ECC方案诸如Reed Solomon编码器、Bose-Chaudhuri-Hocquenghem(BCH)编码器、低密度奇偶校验(LDPC)编码器、涡轮码编码器、被配置为对一个或多个其他ECC编码方案进行编码的编码器或它们的任何组合。编码器380可形成包含数据位382和奇偶校验位384的码字。数据位可由存储器控制器102提供。

在一个实施方案中，数据位382存储在数据锁存器360a中，并且奇偶校验位384存储在奇偶校验锁存器360b中。基于锁存器360中的位，当非易失性存储器单元正被编程时，感测放大器350可控制存储器结构326中的位线电压。这样，码字可被编程到存储器结构326中的非易失性存储器单元中。应当理解，也可向存储器结构326施加其他电压，诸如向被选择用于编程的存储器单元施加编程电压。

解码器390被配置为对存储在存储器管芯302中的码字进行解码。在一个实施方案中，感测放大器350感测存储器结构326中的位线以便读取码字。感测放大器350可将读取码字存储到锁存器360中。解码器390能够检测和校正码字中的错误。在一个实施方案中，与存储器控制器102上的解码器相比，解码器390是相对低功率的解码器。在一个实施方案中，存储器控制器102上的解码器能够校正码字中比通常可由解码器390校正的更多的位错误。因此，解码器390可提供功率对纠错能力的折衷。例如，解码器390在功率消耗方面可能非常有效，但代价是可能无法校正码字中的大量错误。

在一个实施方案中，解码器390实现硬位解码器。在一个实施方案中，解码器390实现软位解码器。解码器390可实现硬位解码器和软位解码器两者。例如，控制管芯304可首先尝试用硬位解码器对码字进行解码。如果该操作失败，则控制管芯304可尝试使用软位解码器进行解码。

在一些实施方案中，解码器390基于具有位(或可变)节点和校验节点的稀疏二部图。解码器390可在位节点与校验节点之间传递消息。在一些实施方案中，通过执行消息传递计算实现在位节点与校验节点之间传递消息。消息传递计算可基于相信传播。

伴随式计算逻辑370能够确定码字的伴随权重。伴随权重是指不满足的奇偶校验方程的数量。结合图3C和图3D更详细地讨论了奇偶校验方程。码字的初始伴随权重可能与该码字的误码率(BER)相关联。因此，控制管芯304可基于初始伴随权重来估计码字的BER。在一个实施方案中，伴随式逻辑在硬件中实现。伴随权重可在不完全解码码字的情况下确定。因此，可以比解码码字更少的时间和更少的功率来计算初始伴随权重。在一些实施方案中，控制管芯304基于所估计的BER做出管理决策。例如，控制管芯304可基于所估计的BER来确定应使用什么技术来解码码字、应使用什么读取参考电压来读取存储器单元等。

读取参考电压校准385被配置为确定用于读取存储器结构326中的存储器单元的新读取参考电压。读取参考电压校准385可使用一种或多种不同的技术来确定新读取参考电压。在一个实施方案中，读取参考电压校准385分析存储在存储器结构326中的存储器单元中的数据的阈值电压分布。例如，读取参考电压校准385可执行谷搜索以查找两个相邻阈值电压分布之间的谷的最低点。又如，读取参考电压校准385可确定具有低于某个读取参考电压的阈值电压的存储器单元的数量是否大于或小于预期值。读取参考电压校准385可随后基于阈值电压分布的分析来确定新读取参考电压。

在一个实施方案中，读取参考电压校准385可使用解码器390来帮助确定新读取参考电压。在一个实施方案中，读取参考电压校准385基于与存储在存储器结构326中的一组存储器单元中的数据相关联的错误度量来确定新读取参考电压。错误度量可为例如码字的伴随权重或码字的估计误码率。

需注意，分析阈值电压分布的技术可避免使用解码器390，并且因此可比使用解码器390的技术更快且更简单。然而，分析阈值电压分布来确定新读取参考电压可能不如分析码字的错误度量准确。例如，如果在编程该组存储器单元和读取该组存储器单元之间存在显著的温度差异，则谷搜索可能在一定程度上不准确。

一些实施方案包括用于确定新读取参考电压的分层方法。例如，首先，控制管芯304可尝试使用读取参考电压校准385来确定新读取参考电压。如果新读取参考电压令人满意，则控制管芯304可使用新读取参考电压来读取存储器结构326中的数据。控制管芯304可使用一种或多种不同技术来确定新读取参考电压。在一个实施方案中，控制管芯304首先使用分析阈值电压分布的技术。如果该第一技术不成功，则控制管芯304可使用分析存储在存储器结构326中的码字的错误度量的技术。如果由控制管芯304确定的新读取参考电压不令人满意，则存储器控制器102可确定新读取参考电压。

通过控制管芯304确定新读取电平(在许多情况下)，存储器控制器102很大程度地减轻了此类任务的负担。在一些实施方案中，存储器控制器使用的技术可消耗比控制管芯使用的技术更多的时间和/或功率。在一些实施方案中，存储器控制器具有比控制管芯更多的处理功率，并且因此可更适于执行对新读取参考电压的更全面搜索。

如上所述，在一些实施方案中，管芯上ECC引擎330使用稀疏奇偶校验矩阵。图3C描绘了稀疏奇偶校验矩阵H(其也可表示为稀疏二部图)的示例。矩阵包括M行和K+M列，其与长度为N＝K+M的每个码字中的K个信息位和M个奇偶校验位相对应。此外，奇偶校验位被定义为使得M个奇偶校验方程得到满足，其中矩阵的每个行表示一个奇偶校验方程。

图3D描绘了对应于图3C的稀疏奇偶校验矩阵的稀疏二部图392。具体地讲，代码可由稀疏二部图G＝(V,C,E)限定，该稀疏二部图具有N个(在该示例中，N＝13)位节点394的集合V、M个(在该示例中，M＝10)校验节点396的集合C以及将位节点394连接到校验节点396的边缘398的集合E(在该示例中，E＝38)。位节点对应于码字位，并且校验节点对应于对位的奇偶校验约束。位节点394通过边缘398连接到其参与的校验节点396。

在解码期间，解码器390的一个实施方案尝试满足奇偶校验。在该示例中，存在十次奇偶校验，如校验节点cn1至cn10所示。cn1处的第一奇偶校验确定是否其中表示异或(XOR)逻辑运算。如果位中存在偶数个“1”对应于可变节点v2、v4、v11和v13，则满足该校验。该校验由来自可变节点v2、v4、v11和v13的箭头连接到二部图中的检验节点cn1的事实表示。cn2处的第二奇偶校验确定是否cn3处的第三奇偶校验确定是否cn4处的第四奇偶校验确定是否cn5处的第五奇偶校验确定是否cn6处的第六奇偶校验确定是否cn7处的第七奇偶校验确定是否cn8处的第八奇偶校验确定是否cn9处的第九奇偶校验确定是否并且cn10处的第十奇偶校验确定是否

在一个实施方案中，解码器390使用涉及迭代消息传递解码算法的迭代概率解码过程。这些算法通过在表示代码的基础二部图的边缘上的位节点与校验节点之间交换消息来运算。

可为解码器390提供码字位的初始估计(基于从存储器结构326读取的内容)。通过将位应满足的奇偶校验约束作为有效码字施加，可细化和改进这些初始估计。这可通过使用沿图边缘传递的消息在表示码字位的位节点与表示码字位上的奇偶校验约束的校验节点之间交换信息来完成。

图4是描绘感测块450的一个实施方案的框图。感测块是读/写电路328的一部分。单个感测块450被划分成称为感测电路或感测放大器350(1)至350(4)的一个或多个核心部分以及称为管理电路480的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路480。组中的感测电路中的每个感测电路经由数据总线454与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。

作为示例，感测放大器350(1)包括感测电路460，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。

感测电路460可包括Vbl选择器462、感测节点464、比较电路466和跳闸锁存器468。在施加编程电压期间，Vbl选择器462可将编程启用电压(例如，V_pgm_enable)或编程禁止电压(例如，Vbl_inh)传递到连接到存储器单元的位线。在本文中，“编程启用电压”被定义为施加到使得能够对存储器单元进行编程的存储器单元的电压，同时编程电压(例如Vpgm)也被施加到存储器单元。在某些实施方案中，编程启用电压被施加到耦接到存储器单元的位线，而编程电压被施加到存储器单元的控制栅极。在本文中，“编程禁止电压”被定义为施加到耦接到存储器单元的位线以禁止存储器单元的编程的电压，同时编程电压(例如Vpgm)也被施加到存储器单元(例如，施加到存储器单元的控制栅极)。需注意，升压电压(例如，Vpass)可以与施加到位线的编程禁止电压一起施加到未选择的字线。

编程禁止电压被施加到耦接到将不被编程的存储器单元的位线和/或具有通过编程过程的执行已经达到其各自目标阈值电压的存储器单元的位线。这些位线可以被称为“未选择的位线”。编程禁止电压不被施加到具有要被编程的存储器单元的位线(“选择的位线”)。在一个实施方案中，当编程禁止电压被施加到未选择的位线时，位线从NAND沟道被切断。因此，在一个实施方案中，编程禁止电压不被传递到NAND沟道。升压电压被施加到未选择的字线以升高NAND沟道的电势，这禁止对在其控制栅极处接收编程电压的存储器单元进行编程。

通过将晶体管的控制栅极电压设置得足够高(例如，高于从Vbl选择器传递的Vbl)，晶体管470(例如，nMOS)可以被配置为传递来自Vbl选择器462的Vbl的传递栅极。例如，选择器472可以将电源电压Vdd(例如3V至4V)传递到晶体管470的控制栅极。

感测放大器350(1)被配置为控制何时将电压施加到位线的定时。在诸如读取和验证操作的感测操作期间，晶体管470基于选择器472传递的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其Vt(例如，3V)。例如，如果由选择器472传递Vbl+Vt，则位线电压将为Vbl。这假设源极线为0V。晶体管470根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传递栅极。Vbl选择器462可以传递诸如Vdd的相对较高电压，其高于晶体管470上的控制栅极电压以提供源极跟随器模式。在感测期间，晶体管470因此对位线充电。

在一种方法中，每个感测放大器的选择器472可以与其他感测放大器的选择器分开控制，以传递Vbl或Vdd。每个感测放大器的Vbl选择器462也可以与其他感测放大器的Vbl选择器分开控制。

在感测期间，感测节点464被充电直到初始电压，诸如Vsense_init＝3V。然后，感测节点经由晶体管470连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。在一个实施方案中，在bot线中流动的电流使感测节点(例如，感测电容器)放电。感测节点被允许衰减的时间长度在本文中可被称为“积聚时间”。比较电路466用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vt等于或低于验证信号的电压。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vt高于验证信号的电压。感测放大器350(1)包括由比较电路466基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器468。跳闸锁存器中的数据可以是由处理器482读取的位。

管理电路480包括处理器482、四组示例性数据锁存器484、485、486、487以及耦接在数据锁存器组与数据总线332(数据总线可连接到存储器控制器102)之间的I/O接口488。可为每个感测放大器提供一组数据锁存器，例如包括单独锁存器LDL、LMDL、UMDL和UDL。在一些情况下，可使用更少或另外的数据锁存器。LDL存储用于下页数据的位，LMDL存储用于中下页数据的位，UMDL存储用于中上页数据的位，并且UDL存储用于上页数据的位。这是在每个存储器单元十六级或四位的存储器设备中。在一个实施方案中，每个存储器单元存在八级或三位。

处理器482执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器484至487用于在读操作期间存储由处理器482确定的数据位，并且在编程操作期间存储从数据总线332导入的数据位，该编程操作表示要编程到存储器中的写数据。I/O接口488提供数据锁存器484至487和数据总线332之间的接口。

处理器482还可以用于基于锁存器的状态来确定向位线施加什么电压。

在读取期间，系统的操作处于状态机312的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线454从感测电路提供给处理器482。此时，处理器482通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线490施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器484至487中。

一些具体实施可包括多个处理器482。在一个实施方案中，每个处理器482将包括输出线(未示出)，使得输出线中的每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与四个感测放大器通信，所以状态机需要读取线或线四次，或者将逻辑添加到处理器482以累积相关联位线的结果，使得状态机只需要读取线或线一次。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，待编程的数据(写入数据)从数据总线332存储在该组数据锁存器484至487中，在每个存储器单元四位的具体实施中存储在LDL、LMDL、UMDL和UDL锁存器中。

在状态机的控制下，编程操作将一组编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器482监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器482将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。

每组数据锁存器484至487可被实现为每个感测放大器的数据锁存器的堆叠。在一个实施方案中，每个感测放大器350有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线332的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传送输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器识别相关联的存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vt低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。当中下页位、中上页位或上页位分别存储在相关联的存储器单元中时，LMDL、UMDL或UDL锁存器被翻转。这在相关联的存储器单元完成编程时发生。

图5A是集成存储器组件104的一个实施方案的框图。图5A描绘了图1A或图3A的集成存储器组件104的一个实施方案的进一步细节。存储器管芯302包含存储器单元的平面520。存储器管芯302可具有另外的平面。平面被分成M个块。在一个示例中，每个平面具有约1040个块。然而，也可以使用不同数量的块。在一个实施方案中，包括存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可以出于其他原因将存储器单元分组为块，诸如为了组织存储器结构326以启用信令和选择电路。为每个平面描绘了一个代表性位线(BL)。每个平面可能有数千或数万条这样的位线。如下文更全面地描述，每个块可以被分成若干字线。在一个实施方案中，块表示一组连接的存储器单元，因为块的存储器单元共享一组公共的未断开的字线和未断开的位线。在图5A的结构中，平面520的块0和块M-1位于存储器结构的边缘处(或者被称为位于存储器结构的边缘区/部分中)。

在一个实施方案中，控制管芯304包括若干感测放大器(SA)350。在该示例中，每个感测放大器350连接到一条位线。在一个实施方案中，感测放大器包含位线驱动器。因此，感测放大器可以向与其连接的位线提供电压。感测放大器被配置为感测位线的状况。在一个实施方案中，感测放大器被配置为感测在位线中流动的电流。在一个实施方案中，感测放大器被配置为感测位线上的电压。

控制管芯304包括若干字线驱动器560(1)至560(n)。字线驱动器560被配置为向字线提供电压。在这个示例中，每个存储器单元块有“n”个字线。在一个实施方案中，每次为存储器阵列操作选择平面520中的块中的一个块。在一个实施方案中，如果存储器操作是编程或读取，则选择所选择的块内的一个字线用于存储器操作。在一个实施方案中，如果存储器操作是擦除，则选择所选择的块内的所有字线用于擦除。字线驱动器560向存储器管芯302中的第一所选择块(例如，块2)中的字线提供电压。控制管芯304还可以包括电荷泵、电压发生器等，其可以用于为字线驱动器560和/或位线驱动器提供电压。

存储器管芯302在存储器管芯302的第一主表面582上具有若干接合焊盘570a、570b。可以有“n”个接合焊盘570a以从对应的“n”个字线驱动器560(1)至560(n)接收电压。与平面520相关联的每个位线可以有一个接合焊盘570b。附图标号570将被用于总体上指代主表面582上的接合焊盘。

在一些实施方案中，码字的每个数据位和每个奇偶校验位通过不同的接合焊盘对570b、574b传送。码字的位可通过接合焊盘对570b、574b并行传送。这在例如在存储器控制器102和集成存储器组件104之间传送数据提供非常有效的数据传送。例如，存储器控制器102和集成存储器组件104之间的数据总线可例如提供要并行传送的8个、16个或可能32个位。然而，存储器控制器102和集成存储器组件104之间的数据总线不限于这些示例。

控制管芯304在控制管芯304的第一主表面584上具有若干接合焊盘574a、574b。可以有“n”个接合焊盘574a以将电压从对应的“n”个字线驱动器560(1)至560(n)输送到存储器管芯302a。与平面520相关联的每个位线可以有一个接合焊盘574b。附图标号574将被用于总体上指代主表面582上的接合焊盘。需注意，可以有接合焊盘对570a/574a和接合焊盘对570b/574b。在一些实施方案中，接合焊盘570和/或574是倒装芯片接合焊盘。

在一个实施方案中，接合焊盘570的图案匹配接合焊盘574的图案。在一个实施方案中，接合焊盘570被接合(例如，倒装芯片接合)到接合焊盘574。因此，接合焊盘570、574将存储器管芯302电耦接和物理耦接到控制管芯304。此外，接合焊盘570、574允许存储器管芯302和控制管芯304之间的内部信号传送。因此，存储器管芯302和控制管芯304接合在一起。尽管图5A描绘了一个控制管芯304接合到一个存储器管芯302，但在一个实施方案中，一个控制管芯304接合到两个存储器管芯302。

在本文中，“内部信号传送”意指控制管芯304与存储器管芯302之间的信号传送。内部信号传送允许控制管芯304上的电路控制存储器管芯302中的存储器操作。因此，接合焊盘570、574可用于存储器操作信号传送。在本文中，“存储器操作信号传送”指的是与存储器管芯302中的存储器操作相关的任何信号。存储器操作信号传送可以包括但不限于提供电压、提供电流、接收电压、接收电流、感测电压和/或感测电流。

接合焊盘570、574可以由例如铜、铝及其合金形成。在接合焊盘570、574和主表面(582,584)之间可以有衬垫。衬垫可以由例如钛/氮化钛堆叠形成。可以通过气相沉积和/或电镀技术施加接合焊盘570、574和衬垫。接合焊盘和衬垫一起可以具有720nm的厚度，但是在其他实施方案中该厚度可以更大或更小。

金属互连件和/或通孔可用于将管芯中的各种元件电连接到接合焊盘570、574。描述了可以用金属互连件和/或通孔实现的若干导电通路。例如，感测放大器350可通过通路512电连接到接合焊盘574b。可能有成千上万个这样的感测放大器、通路和接合焊盘。需注意，BL不一定直接连接到接合焊盘570b。字线驱动器560可通过通路502电连接到接合焊盘574a。需注意，通路502可包括用于每个字线驱动器560(1)至560(n)的单独的导电通路。同样，对于每个字线驱动器560(1)至560(n)，可以有单独的接合焊盘574a。存储器管芯302的块2中的字线可通过通路504电连接到接合焊盘570a。在图5A中，对于块中对应的“n”个字线，有“n”个通路504。对于每个通路504，可以有单独的一对接合焊盘570a、574a。图10A描绘了具有金属互连件和/或通孔的集成存储器组件104的一个实施方案的进一步细节。

图5B描绘了集成存储器组件104的另一个实施方案，其中一个控制管芯304可用于控制两个存储器管芯302a、302b。如结合图5A所述，控制管芯304在第一主表面584上具有若干接合焊盘574(a)、574(b)。控制管芯304在第二主表面588上具有若干接合焊盘576(a)、576(b)。可以有“n”个接合焊盘576(a)以将电压从对应的“n”个字线驱动器560(1)至560(n)输送到存储器管芯302b。字线驱动器560可通过通路506电连接到接合焊盘576a。对于与存储器管芯302b上的平面530相关联的每个位线，可以有一个接合焊盘576b。附图标号576将被用于总体上指代主表面588上的接合焊盘。

第二存储器管芯302b在第二存储器管芯302b的第一主表面586上具有若干接合焊盘572(a)、572(b)。可以有“n”个接合焊盘572(a)以从对应的“n”个字线驱动器560(1)至560(n)接收电压。平面530中的字线可通过通路508电连接到接合焊盘572a。与平面530相关联的每个位线可以有一个接合焊盘572(b)。附图标号572将被用于总体上指代主表面586上的接合焊盘。需注意，可以有接合焊盘对572(a)/576(a)和接合焊盘对572(b)/576(b)。在一些实施方案中，接合焊盘572和/或576是倒装芯片接合焊盘。

在一个实施方案中，“n”个字线驱动器560(1)至560(n)在两个存储器管芯302a、302b之间共享。例如，单个字线驱动器可用于向存储器管芯302a中的字线和存储器管芯302b中的字线提供电压。然而，不要求字线驱动器560在存储器管芯302a、302b之间共享。

图6A是半导体晶圆635a的顶视图，多个控制管芯304可由该半导体晶圆形成。晶圆635a具有集成电路603的许多副本。在一个实施方案中，集成电路603中的每个集成电路包含控制电路310(参见图3A)。在一些实施方案中，晶圆635a被切割成半导体管芯，每个半导体管芯包含集成电路603的副本中的一个副本。因此，可以由晶圆635a形成许多控制半导体管芯304。还要注意，即使在晶圆635a被切割之前，由于本文使用了术语“控制半导体管芯”，所以集成电路603所在的每个区可以被称为控制半导体管芯304。

图6B是半导体晶圆635b的顶视图，多个存储器管芯302可由该半导体晶圆形成。晶圆635b具有集成电路605的许多副本。在一个实施方案中，集成电路605中的每个集成电路包含存储器结构326(参见图3A)。在一些实施方案中，晶圆635b被切割成半导体管芯，每个半导体管芯包含集成电路605的副本中的一个副本。因此，可以由晶圆635b形成许多存储器半导体管芯302。还要注意，即使在晶圆635b被切割之前，由于本文使用了术语“存储器半导体管芯”，所以集成电路605所在的每个区可以被称为存储器半导体管芯302。

半导体晶圆635可以根据CZ、FZ或其他工艺生长的单晶硅的晶锭而开始。半导体晶圆635可以在主表面上被切割和抛光，以提供光滑的表面。集成电路603、605可以形成在主表面上和/或主表面中。将晶圆635切割成半导体管芯可以在接合之前或之后进行。在一个实施方案中，两个晶圆635、635b接合在一起。在将两个晶圆接合在一起之后，进行切割。因此，可以由两个晶圆635形成许多集成存储器组件104。在另一个实施方案中，两个晶圆635a、635b被切割成半导体管芯304、302。然后，半导体管芯304、302中的每个半导体管芯被接合在一起以形成集成存储器组件104。不论切割是在接合之前还是之后发生，都可以说集成存储器组件104包含接合在一起的控制半导体管芯304和存储器半导体管芯302。

将晶圆635切割成半导体管芯可以在接合之前或之后进行。在一个实施方案中，两个晶圆635、635b接合在一起。在将两个晶圆接合在一起之后，进行切割。因此，可以由两个晶圆635形成许多集成存储器组件104。在另一个实施方案中，两个晶圆635a、635b被切割成半导体管芯304、302。然后，半导体管芯304、302中的每个半导体管芯被接合在一起以形成集成存储器组件104。不论切割是在接合之前还是之后发生，都可以说集成存储器组件104包含接合在一起的控制半导体管芯304和存储器半导体管芯302。

如上面已经简要讨论的，控制管芯304和存储器管芯302可接合在一起。每个管芯302、304上的接合焊盘可用于将两个管芯接合在一起。回想一下，图5描绘了存储器管芯302上的接合570以及半导体管芯304上的接合574的一个示例。图7描绘了半导体管芯的平坦表面上的接合焊盘的示例性图案。半导体管芯可以是存储器管芯302或控制管芯304。接合焊盘可以是适合于半导体管芯的接合焊盘570或574中的任何一个接合焊盘。可以有比图7所描绘的更多的接合焊盘。作为一个示例，在两个半导体管芯之间可能需要100,000或更多的互连件。为了支持如此大量的电互连件，接合焊盘可以具有小的面积和间距。在一些实施方案中，接合焊盘是倒装芯片接合焊盘。

集成存储器组件104中的半导体管芯302、304可以通过最初将相应的管芯302、304上的接合焊盘570、574彼此对准而彼此接合。此后，接合焊盘可以通过多种接合技术中的任何一种接合在一起，部分取决于接合焊盘尺寸和接合焊盘间隔(即，接合焊盘间距)。接合焊盘的尺寸和间距继而可以由第一半导体管芯302和第二半导体管芯304之间所需的电互连件的数量来决定。

在一些实施方案中，在所谓的Cu-Cu接合工艺中，接合焊盘在没有焊料或其他附加材料的情况下直接彼此接合。在Cu-Cu接合工艺中，接合焊盘被控制为高度平坦的，并且形成在高度受控的环境中，该环境基本上没有环境颗粒，否则该环境颗粒可能沉积在接合焊盘上并阻止紧密接合。在这种适当控制的条件下，接合焊盘对准并彼此压靠，以基于表面张力形成相互接合。这种接合可以在室温下形成，尽管也可以施加热量。在使用Cu-Cu接合的实施方案中，接合焊盘可以是大约5μm见方，并且以5μm到5μm的间距彼此隔开。虽然该工艺在本文中被称为Cu-Cu接合，但是该术语也可以适用于接合焊盘由除铜之外的材料形成的情况。

当接合焊盘的面积小时，可能难以将半导体管芯接合在一起。通过在包括接合焊盘的半导体管芯的表面上提供膜层，可以进一步减小接合焊盘的尺寸和间距。膜层设置在接合焊盘周围。当管芯被放在一起时，接合焊盘可以彼此接合，并且各个管芯上的膜层可以彼此接合。这种接合技术可以称为混合接合。在使用混合接合的实施方案中，接合焊盘可以是大约5μm见方，并且以1μm到5μm的间距彼此隔开。可以使用接合技术来提供具有更小尺寸和间距的接合焊盘。

一些实施方案可以在管芯302、304的表面上包括膜。如果最初没有提供这样的膜，则可以用环氧树脂或其他树脂或聚合物在底部填充管芯之间的空间。底部填充材料可作为液体施加，然后使其硬化为固态层。该底部填充步骤保护了管芯302、304之间的电连接，并进一步将管芯固定在一起。各种材料可用作底部填充材料，但在实施方案中，底部填充材料可以是来自Henkel公司的Hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。

如本文所述，集成存储器组件104中可存在多于一个控制管芯304和多于一个存储器管芯302。在一些实施方案中，集成存储器组件104包括多个控制管芯304和多个存储器管芯302的堆叠。图8A描绘了堆叠在衬底802上的集成存储器组件104的一个实施方案的侧视图。集成存储器组件104具有三个控制管芯304和三个存储器管芯302。每个控制管芯304接合到存储器管芯302中的一个存储器管芯。描绘了接合焊盘570、574中的一些接合焊盘。可能有更多的接合焊盘。接合在一起的管芯302、304之间的空间填充有固体层848，该固体层可以由环氧树脂或其他树脂或聚合物形成。该固体层848保护管芯302、304之间的电连接，并进一步将管芯固定在一起。各种材料可用作固体层848，但在实施方案中，该固体层可以是来自Henkel公司的Hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。

集成存储器组件104可例如以阶梯式偏移堆叠，使得每个层级处的接合焊盘804不被覆盖并且可从上方触及。连接到接合焊盘804的引线接合806将控制管芯304连接到衬底802。若干此类引线接合可在每个控制管芯304的宽度上形成(即，形成到图8A的页面中)。

存储器管芯硅通孔(TSV)812可用于将信号路由穿过控制管芯304。控制管芯硅通孔(TSV)814可用于将信号路由穿过存储器管芯302。可在半导体管芯302、304中的集成电路形成之前、期间或之后形成TSV 812、814。可通过蚀刻穿过晶圆的孔来形成TSV。然后，可将这些孔衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可以镀有电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、镍、金、掺杂的多晶硅以及合金或其组合。

焊料球808可任选地附连到衬底802的下表面上的接触焊盘810。焊料球808可用于将集成存储器组件104电耦接和机械耦接到主机设备，诸如印刷电路板。在集成存储器组件104将用作LGA封装的情况下，可省略焊料球808。焊料球808可形成集成存储器组件104与存储器控制器102之间的接口的一部分。

图8B描绘了堆叠在衬底802上的集成存储器组件104的一个实施方案的侧视图。集成存储器组件104具有三个控制管芯304和三个存储器管芯302。在该示例中，每个控制管芯304接合到至少一个存储器管芯302。任选地，控制管芯304可接合到两个存储器管芯302。例如，控制管芯304中的两个控制管芯接合到控制管芯304上方的存储器管芯302和控制管芯304下方的存储器管芯302。

描绘了接合焊盘570、574中的一些接合焊盘。可能有更多的接合焊盘。接合在一起的管芯302、304之间的空间填充有固体层848，该固体层可以由环氧树脂或其他树脂或聚合物形成。与图8A中的示例相比，图8B中的集成存储器组件104没有阶梯式偏移。存储器管芯硅通孔(TSV)812可用于将信号路由穿过存储器管芯302。控制管芯硅通孔(TSV)814可用于将信号路由穿过控制管芯304。

焊料球808可任选地附连到衬底802的下表面上的接触焊盘810。焊料球808可用于将集成存储器组件104电耦接和机械耦接到主机设备，诸如印刷电路板。在集成存储器组件104将用作LGA封装的情况下，可省略焊料球808。

图9是包括存储器结构326的单片三维存储器阵列的一个示例性实施方案的一部分的透视图，该存储器结构包括多个非易失性存储器单元。例如，图9示出了包括存储器的一个块的一部分。所描绘的结构包括位于交替的介电层和导电层的堆叠上方的一组位线BL，其中垂直列材料延伸穿过介电层和导电层。出于示例目的，将介电层中的一个标记为D，并且将导电层中的一个(也被称为字线层)标记为W。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括108个至304个交替的介电层和导电层。一个示例实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可使用多于或少于108个至304个层。在一个实施方案中，交替的介电层和导电层被局部互连件LI分成四个“指状部”或子块。图9示出了两个指状部和两个局部互连件LI。源极线层SL位于交替的介电层和字线层下方。垂直列材料(也称为存储器孔)形成在交替的介电层和导电层的堆叠中。例如，其中一个垂直列/存储器孔被标记为MH。需注意，在图9中，介电层被描绘为透视图，使得读取器可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷俘获材料的材料填充垂直列/存储器孔以创建存储器单元的垂直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。

图10A是集成存储器组件104的一个实施方案的示意图。在图10A所描绘的实施方案中，存储器管芯302接合到控制管芯304。这种接合构型类似于图5A所描绘的实施方案。需注意，尽管在相邻管芯对之间描绘了间隙，但是这种间隙可以用环氧树脂或其他树脂或聚合物填充。图10A示出了通路352的一个实施方案的另外细节。

存储器管芯包括存储器结构326。存储器结构326与存储器管芯302的衬底1072相邻。在一些实施方案中，衬底1072由硅晶圆的一部分形成。在该示例中，存储器结构326包括三维存储器阵列。存储器结构326具有与图9所描绘的示例相似的结构。存在许多被介电层分开的字线层(WL)。介电层由字线层之间的间隙表示。因此，字线层和介电层形成堆叠。可以有比图10A所描绘的更多的字线层。与图9的示例一样，有延伸穿过堆叠的若干列。在每个堆叠中用附图标号1002指代一列1002。列包含存储器单元。例如，每一列可以包含一个NAND串。邻近堆叠有许多位线(BL)。

字线驱动器560并发地向存储器管芯302中的字线1042提供电压。从字线驱动器560到字线1042的通路包括导电通路1032、接合焊盘574a、接合焊盘570a和导电通路1034。在一些实施方案中，导电通路1032、1034被称为通路对。导电通路1032、1034可以各自包括一个或多个通孔(其可以相对于管芯的主表面垂直延伸)和一个或多个金属互连件(其可以相对于管芯的主表面水平延伸)。导电通路1032、1034可以包括晶体管或其他电路元件。在一个实施方案中，晶体管实际上可以用于打开或关闭通路。其他字线驱动器(图10A中未示出)向其他字线提供电压。因此，除了接合焊盘574a、570a之外，还有另外的接合焊盘574a、570a。如本领域中已知的，接合焊盘可以由例如铜、铝及其合金形成。

感测放大器350与存储器管芯302中的位线通信。从感测放大器350到位线的通路包括导电通路1052、接合焊盘574b、接合焊盘570b和导电通路1054。在一些实施方案中，导电通路1052、1054被称为通路对。导电通路1052、1054可以包括一个或多个通孔(其可以相对于管芯的主表面垂直延伸)和一个或多个金属互连件(其可以相对于管芯的主表面水平延伸)。金属互连件可以由各种导电金属形成，包括例如本领域中已知的铜和铜合金，并且通孔可以衬有和/或填充有各种导电金属，包括例如本领域已知的钨、铜和铜合金。导电通路1052、1054可以包括晶体管或其他电路元件。在一个实施方案中，晶体管实际上可以用于打开或关闭通路。

控制管芯304具有衬底1076，其可以由硅晶圆形成。感测放大器350、字线驱动器560和其他电路1020可以形成在衬底1076上和/或中。电路1020可以包括控制电路310中的一些或全部(参见图3A)。在一些实施方案中，感测放大器350、字线驱动器560和/或其他电路1020包括CMOS电路。

存在允许控制管芯304上的电路与集成存储器组件104外部的实体诸如存储器控制器102通信的外部信号路径。因此，控制管芯304上的电路1020可与例如存储器控制器102通信(参见图3A)。任选地，控制管芯304上的电路可与例如主机120通信。外部通路包括控制管芯304中的通孔1058、接合焊盘574c、接合焊盘570c、硅通孔(TSV)1060和外部焊盘1078。TSV 1060延伸穿过衬底1072。

可在半导体管芯302、304中的集成电路形成之前、期间或之后形成TSV 1060。可通过蚀刻穿过晶圆的孔来形成TSV。例如，可蚀刻穿过衬底1072的孔。孔也可以被蚀刻穿过邻近晶圆的材料。然后，可将这些孔衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可以镀有电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、镍、金、掺杂的多晶硅以及合金或其组合。

对图10A所描绘实施方案的许多修改是可行的。一种修改是使感测放大器350位于存储器管芯302上。

图10B是集成存储器组件104的一个实施方案的示意图。这种接合构型类似于图5B所描绘的实施方案。图10B中的构型相对于图10A中的构型添加了额外的存储器管芯。因此，类似的附图标号用于图10B中的存储器管芯302a，如用于图10A中的存储器管芯302那样。在图10B所描绘的实施方案中，第一存储器管芯302a接合到控制管芯304，并且控制管芯304接合到第二存储器管芯302b。需注意，尽管在相邻管芯对之间描绘了间隙，但是这种间隙可以用环氧树脂或其他树脂或聚合物填充。

每个存储器管芯302a、302b包括存储器结构326。存储器结构326a与存储器管芯302a的衬底1072相邻。存储器结构326b与存储器管芯302b的衬底1074相邻。在一些实施方案中，衬底1072、1074由硅晶圆的一部分形成。在该示例中，存储器结构326各自包括三维存储器阵列。

字线驱动器560并发地向存储器管芯302a中的第一字线1042和存储器管芯302b中的第二字线1044提供电压。从字线驱动器560到第二字线1044的通路包括导电通路1032、硅通孔(TSV)1068、接合焊盘576a、接合焊盘572a和导电通路1036。其他字线驱动器(图10B中未示出)向其他字线提供电压。

感测放大器350a与存储器管芯302a中的位线通信。从感测放大器350a到位线的通路包括导电通路1052、接合焊盘574b、接合焊盘570b和导电通路1054。感测放大器350b与存储器管芯302b中的位线通信。从感测放大器350b到位线的通路包括导电通路1054、TSV1056、接合焊盘576b、接合焊盘572b和导电通路1048。

对图10B所描绘实施方案的许多修改是可行的。一种修改是使感测放大器350a位于第一存储器管芯302a上，以及使感测放大器350b位于第二存储器管芯302b上。

图11是描述用于对组织成阵列的存储器单元的NAND串进行编程的过程1100的一个实施方案的流程图。在一个示例性实施方案中，使用以上讨论的控制电路310来对集成存储器组件104执行图11的过程。例如，图11的过程可在状态机312的方向上执行。在一个实施方案中，过程1100用于将码字编程到存储器结构326中。

在许多具体实施中，编程脉冲的幅值随每个连续脉冲而增大预确定的步长。在图11的步骤1102中，将编程电压(Vpgm)初始化为起始幅值(例如，约12V至16V，或另一个合适的电平)，并且将由状态机312维持的编程计数器PC初始化为1。

在一个实施方案中，被选择为编程的一组存储器单元(在本文中被称为所选择的存储器单元)被同时编程并且全部连接至相同的字线(所选择的字线)。可能有其他未选择用于编程的存储器单元(未选择的存储器单元)也连接至所选择的字线。也就是说，所选择的字线也将连接至应该禁止编程的存储器单元。此外，当存储器单元达到它们预期的目标数据状态时，它们将被禁止进一步编程。这些NAND串(例如，未选择的NAND串)使其沟道升压以禁止编程，这些串包括连接至所选择的字线的要被禁止编程的存储器单元。当沟道具有升高的电压时，沟道和字线之间的电压差不足以引起编程。为了帮助升压，在步骤1104中，存储器系统将对包括连接到将被禁止编程的所选择的字线的存储器单元的NAND串的沟道预充电。

在步骤1106中，包括连接到将被禁止编程的所选择的字线的存储器单元的NAND串使其沟道升压以禁止编程。此类NAND串在本文中被称为“未选择的NAND串”。在一个实施方案中，未选择的字线接收一个或多个升压电压(例如，约7伏至11伏)以执行升压方案。编程禁止电压被施加到耦接未选择的NAND串的位线。

在步骤1108中，将编程信号Vpgm的编程脉冲施加到所选择的字线(被选择用于编程的字线)。在一个实施方案中，如果NAND串上的存储器单元应该被编程，则对应的位线被偏置在编程启用电压。在本文中，此类NAND串被称为“所选择的NAND串”。

在步骤1108中，将编程脉冲并发地施加到连接到所选择的字线的所有存储器单元，使得并行地对连接到所选择的字线的所有存储器单元进行编程(除非它们被禁止编程)。也就是说，它们在同一时间上或在重叠时间期间(两者都被视为是同时的)进行编程。以此方式，连接至所选择的字线的所有存储器单元将同时具有其阈值电压变化，除非它们被禁止编程。

在步骤1110中，已经达到其目标状态的存储器单元被锁定而不能进一步编程。步骤1110可以包括在一个或多个验证参考电平执行验证。在一个实施方案中，通过测试被选择用于编程的存储器单元的阈值电压是否已经达到适当验证参考电压来执行验证过程。

在步骤1110中，在存储器单元已经被验证(通过Vt的测试)存储器单元已经达到其目标状态之后，存储器单元可以被锁定。

如果在步骤1112中，确定所有存储器单元都已经达到其目标阈值电压(通过)，则编程过程完成并且成功，因为所有选择的存储器单元都被编程并验证到其目标状态。在步骤1114中，报告“通过”状态。否则，如果在1112中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，则编程过程将继续到步骤1116。

在步骤1116中，存储器系统对尚未达到其相应目标阈值电压分布的存储器单元的数量进行计数。即，该系统对目前为止无法达到其目标状态的存储器单元的数量进行计数。该计数可以由状态机、存储器控制器102或其他逻辑部件来完成。在一个具体实施中，感测块中的每个感测块将存储其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的总数。在另一个实施方案中，为每个数据状态保留单独计数。

在步骤1118中，确定来自步骤1116的计数是否小于或等于预确定的极限。在一个实施方案中，预确定的极限是在存储器单元的页面的读取过程期间可通过纠错码(ECC)校正的位的数量。如果失败单元的数量小于或等于预确定的极限，则编程过程可以停止并且在步骤1114中报告“通过”状态。在这种情况下，足够的存储器单元被正确地编程，使得可以在读取过程期间使用ECC来校正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，在步骤1118中使用的预确定的极限低于在读取过程期间可由纠错码(ECC)校正的位数，以允许未来/另外的错误。当对页面的少于所有的存储器单元进行编程、或比较仅一个数据状态(或少于所有的状态)的计数时，预确定的极限就可以是在存储器单元的页面的读取过程期间ECC可校正的位的数量的一部分(按比例或不按比例)。在一些实施方案中，该极限不是预确定的。相反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其他标准来改变。

如果失败的存储器单元的数量不小于预确定的极限，则编程过程在步骤1120处继续并且对照编程极限值(PL)校验编程计数器PC。编程极限值的示例包括6、12、16、19和30；然而，可以使用其他值。如果编程计数器PC不小于编程极限值PL，则认为编程过程已经失败并且在步骤1124中报告“失败”状态。如果编程计数器PC小于编程极限值PL，则过程在步骤1122处继续，在此期间，编程计数器PC递增了1，并且编程电压Vpgm被步进到下一幅值。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1伏至1.0伏的步长)的幅值。在步骤1122之后，该过程循环回到步骤1104，并且另一个编程脉冲被施加到所选择的字线，使得执行图11的编程过程的另一个迭代(步骤1104至1122)。

在成功编程过程结束时，在适当时，存储器单元的阈值电压应当在用于编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图12A示出了当每个存储器单元存储三位数据时用于存储器阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图12A示出了八个阈值电压分布，其对应于八个数据状态。第一阈值电压分布(数据状态)Er表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)A至G表示被编程的存储器单元，并且因此也被称为编程状态。每个阈值电压分布(数据状态)对应于一组数据位的预确定值。编程到存储器单元中的数据与该单元的阈值电压电平之间的具体关系取决于该单元所采纳的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。

图12A示出了七个读取参考电压VrA、VrB、VrC、VrD、VrE、VrF和VrG，用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，A、B、C、D、…)。

图12A还示出了七个验证参考电压VvA、VvB、VvC、VvD、VvE、VvF和VvG。在一些实施方案中，当将存储器单元编程到数据状态A时，系统将测试这些存储器单元是否具有大于或等于VvA的阈值电压。当将存储器单元编程到数据状态B时，系统将测试存储器单元是否具有大于或等于VvB的阈值电压。当将存储器单元编程到数据状态C时，系统将确定存储器单元是否具有大于或等于VvC的阈值电压。当将存储器单元编程到数据状态D时，系统将测试这些存储器单元是否具有大于或等于VvD的阈值电压。当将存储器单元编程到数据状态E时，系统将测试这些存储器单元是否具有大于或等于VvE的阈值电压。当将存储器单元编程到数据状态F时，系统将测试这些存储器单元是否具有大于或等于VvF的阈值电压。当将存储器单元编程到数据状态G时，系统将测试这些存储器单元是否具有大于或等于VvG的阈值电压。图12A还示出了Vev，其为用以测试存储器单元是否已被正确擦除的电压电平。

在被称为全序列编程的一个实施方案中，可将存储器单元从擦除数据状态Er直接编程到编程数据状态A至G中的任一种编程数据状态。例如，可首先擦除待编程的一组存储器单元，使得该组中的所有存储器单元处于擦除数据状态Er。然后，使用编程过程将存储器单元直接编程到数据状态A、B、C、D、E、F和/或G。例如，虽然一些存储器单元正从数据状态ER编程到数据状态A，但其他存储器单元正从数据状态Er编程到数据状态B和/或从数据状态Er编程到数据状态C，以此类推。图12A的箭头表示全序列编程。在一些实施方案中，数据状态A至G可重叠，其中控制管芯304和/或存储器控制器102依赖错误校正来识别正在存储的正确数据。

除了全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。在多级编程/多相编程的一个实施方案中，在第一阶段中，要以数据状态D至G中的任一个数据状态结束的所有存储器单元被编程到不高于D的中间状态。在第一阶段中，要以数据状态Er至C中的任一个数据状态结束的存储器单元不接收编程。在第二阶段中，要以任一个数据状态B或C结束的存储器单元被编程到不高于B的状态；以数据状态F或G结束的存储器单元被编程到不高于F的状态。在第三阶段中，存储器单元被编程到其最终状态。在一个实施方案中，在第一阶段中编程第一页，在第二阶段中编程第二页，并且在第三阶段中编程第三页。本文中，一旦一页已被编程到一组存储器单元中，则可返回读取存储器单元以检索该页。因此，与多相编程相关联的中间状态在本文中被认为是编程状态。

一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平针对每个读取操作(例如，参见图12A的读取比较电平VrA、VrB、VrC、VrD、VrE、VrF和VrG)或验证操作(例如，参见图12A的验证目标电平VvA、VvB、VvC、VvD、VvE、VvF和VvG)指定，以便确定相关存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处被提供有一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。

有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括存储器单元的NAND串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。

图12B描绘了当每个存储器单元存储四位数据时的阈值电压分布。图12B描绘了数据状态S0至S15之间可能存在一些重叠。重叠可能由于诸如存储器单元丢失电荷(并且因此阈值电压下降)的因素而发生。编程干扰可无意地增大存储器单元的阈值电压。同样，读取干扰可无意地增大存储器单元的阈值电压。随着时间推移，阈值电压分布的位置可能改变。此类改变可增大误码率，从而延长解码时间或甚至使得解码不可能。改变读取参考电压可有助于减轻此类影响。

如上所述，图12B描绘了每个存储器单元存储四个位的示例。因此，四个页面可存储在一组存储器单元中。该组存储器单元可连接到相同的字线。这些页面可被称为下页、中下页、中上页和上页。在一个实施方案中，为了读取下页，使用四个不同的读取参考电压来感测存储器单元。例如，可在Vr1、Vr4、Vr6和Vr11处感测存储器单元。在一些实施方案中，不时地调整用于读取页面的读取参考电压。在一些实施方案中，采用分层方法，其中控制管芯304使用一种或多种技术来寻找新读取参考电压。如果控制管芯未成功找到令人满意的读取参考电压，则存储器控制器102可寻找新读取参考电压。

图13是操作包括集成存储器组件104的非易失性存储器的过程1300的一个实施方案的流程图。过程1300可用于确定用于读取存储器管芯302上的存储器单元的新读取参考电压。过程1300可响应于多种触发而执行，这些触发诸如但不限于UECC错误、高于阈值的BER、高于阈值的解码时间等。UECC错误意味着解码器不能成功地解码码字。这可应用于控制管芯304上的解码器或存储器控制器102中的解码器。

过程1300采用分层方法来确定新读取参考电压，其中控制管芯304首先尝试确定新读取参考电压，然后存储器控制器102尝试确定新读取参考电压。控制管芯304和存储器控制器102可使用不同的技术来确定新读取参考电压。在一个实施方案中，存储器控制器102使用的技术可消耗比控制管芯304使用的技术更多的时间和/或功率。

步骤1302包括控制管芯304上的电路310校准读取参考电压。出于讨论起见，控制管芯304使用第一技术。控制管芯304可使用不止一种技术来校准读取参考电压。

在一个实施方案中，控制管芯304使用分析阈值电压分布的技术。在一个实施方案中，控制管芯304执行对两个阈值电压分布之间的谷的扫描。新读取参考电压可位于谷处。谷是指具有最小数量的存储器单元的两个相邻阈值电压分布之间的位置。例如，图12B示出了数据状态S3与数据状态S4之间的谷。在一个实施方案中，新读取参考电压建立于谷处。

在一个实施方案中，谷扫描包括读取接近当前读取参考电压的各种电平。例如，就图12B而言，谷扫描可在[Vr4-3Δ,Vr4-2Δ,Vr4–Δ,Vr4,Vr4+Δ.,Vr4+2Δ,Vr4+3Δ]处连续读取。对于每次新读取，可对状态“翻转”的存储器单元的数量进行计数。换句话讲，计数由从不导通(即，具有高于读取参考电压的阈值电压)转变为导通(即，具有低于读取参考电压的阈值电压)的存储器单元的数量构成。在一个实施方案中，基于具有最少此类转变的位置来选择谷。例如，可选择新读取参考电压作为具有最少此类转变的读取参考电压。可使用其他技术来执行谷扫描。

在一个实施方案中，控制管芯304将阈值电压分布中的存储器单元的数量与将处于该阈值电压分布中的存储器单元的预期数量进行比较。在一个实施方案中，数据状态中的每个数据状态下的存储器单元的大致数量是已知的。例如，由于数据扰码(或其他因素)，每个数据状态下的存储器单元的数量可大致相同。参考图12B，在一个实施方案中，大约八分之一的存储器单元应低于VrA，八分之二的存储器单元应低于VrB，八分之三的存储器单元应低于VrC，等等。在一个实施方案中，对于每个读取参考电压(例如，VrA、VrB、VrC等)，控制管芯304在接近该参考电平的各种候选参考电压处读取，并且选择具有最接近上述比率的结果的候选。

在一个实施方案中，控制管芯304使用分析相对于存储在非易失性存储器单元中的数据的错误度量的技术。错误度量可为例如伴随权重或误码率(BER)。控制管芯304可分析从一组非易失性存储器单元读取的码字的错误度量。在一个实施方案中，控制管芯304执行误码率估计扫描(BES)以确定新读取参考电压。简而言之，BES可包括使用不同读取参考电压组感测存储器单元，然后确定错误度量，诸如每组读取参考电压的BER。

例如，相对于图12B中的示例，对于用于感测下页的四个读取参考电压中的每个读取参考电压，存在七个候选读取参考电压。这意味着存在用于读取下页的读取参考电压的总共7^4个可能组合。然而，控制管芯304可仅探索非常有限数量的这些组合，从而节省时间和功率。另外，可简化执行计算所需的电路。在一个实施方案中，多个候选参考电平用于一个读取参考电压，而其他读取参考电压是固定的。该技术极大减少了感测操作的数量。例如，相对于图12B中的示例，如果仅将可能的读取参考电压中的一个读取参考电压用于读取参考电压中的三个读取参考电压，则这得到仅七个可能的组合。例如，一个组合可为[Vr1-5Δ,Vr4,Vr6,Vr11]，另一个组合可为[Vr1-2Δ,Vr4,Vr6,Vr11]，又一个组合可为[Vr1-Δ,Vr4,Vr6,Vr11]，以此类推。如果仅允许参考电压Vr1变化，则这将可能的组合限制为七。然而，控制管芯304可形成用于读取下页的其他读取参考电压(Vr4,Vr6,Vr11)的类似组。控制管芯还可校准用于在其他三个页面(例如，中下页、中上页、上页)处进行读取的读取参考电压。结合图17示出并描述了BES的第一阶段的一个实施方案的更多细节。

步骤1304是确定控制管芯304是否成功校准读取参考电压。在一个实施方案中，错误度量应低于目标阈值以指示成功。

在步骤1306中，如果控制管芯304成功校准读取参考电压，则控制管芯304存储新的(或校准的)读取参考电压。需注意，直到此时才需要涉及存储器控制器102。因此，直到此时才需要将数据从控制管芯304传送到存储器控制器102。

如果控制管芯304未成功校准读取参考电压，则执行步骤1308至1314。步骤1308包括控制管芯304请求存储器控制器102校准读取参考电压。步骤1310包括存储器控制器102校准读取参考电压。存储器控制器102可使用与控制管芯304所使用的技术不同的第二技术。在一个实施方案中，存储器控制器102使用分析相对于存储在非易失性存储器单元中的数据的错误度量的技术。例如，存储器控制器102可使用一种类型的BES。然而，存储器控制器102可执行比由控制管芯304执行的更详尽或更全面的BES。例如，相对于图12B中的示例，对于用于下页的四个读取参考电压中的每个读取参考电压，存在七个候选读取参考电压。这意味着存在用于读取下页的读取参考电压的总共7^4个可能组合。穷举BES不一定必须探索所有这些7^4个可能组合，而是可探索比控制管芯304所探索的更多的组合。在一个实施方案中，存储器控制器102探索用于读取页面的参考电压组，其中多于一个读取参考电压允许有多个候选。结合图18示出并描述了BES的第二阶段的一个实施方案的更多细节。

步骤1312包括存储器控制器102将新读取参考电压发送到控制管芯304。步骤1314包括控制管芯304存储新读取参考电压。

图14是操作包括集成存储器组件104的非易失性存储器的过程1400的一个实施方案的流程图。过程1400可用于确定用于读取存储器管芯302上的存储器单元的新读取参考电压。过程1400可响应于多种触发而执行，这些触发诸如但不限于UECC错误、高于阈值的BER、高于阈值的解码时间等。过程1400采用分层方法来确定控制管芯304处的新读取参考电压。

过程1400涉及在控制管芯304上使用不同技术来确定新读取参考电压。在过程1400中，这些技术中的一种技术基于分析阈值电压分布，并且另一种技术涉及分析错误度量。

步骤1402包括分析存储在存储器管芯302上的非易失性存储器单元中的数据的阈值电压分布，以便搜索第一组动态读取参考电压。分析阈值电压分布可在码字没有任何解码的情况下执行。在一些实施方案中，分析阈值电压分布可利用用于感测存储器单元的现有硬件。例如，参考图5A，在一个实施方案中，控制管芯304具有感测放大器350和允许控制管芯304分析阈值电压分布的其他逻辑。因此，分析阈值电压分布来确定新读取参考电压可在将最少的另外逻辑添加到集成存储器组件104的情况下执行。上面已经结合步骤1302讨论了分析阈值电压分布来确定新读取参考电压的示例。在一个实施方案中，控制管芯304执行对两个阈值电压分布之间的谷的扫描。在一个实施方案中，控制管芯304将具有低于所选择的读取参考电压的阈值电压的存储器单元的数量与将要具有低于所选择的读取参考电压的阈值电压的存储器单元的预期数量的比率进行比较。

步骤1404可包括控制管芯304使用新读取参考电压读取存储在一组存储器单元中的码字。步骤1406可包括控制管芯304尝试解码码字。

步骤1408包括确定新读取参考电压是否令人满意。换句话讲，确定新读取参考电压是否成功。可基于使用新读取参考电压读取的码字(例如，数据)的错误度量来确定新读取参考电压是否令人满意。在一个实施方案中，如果(数据或码字的)错误度量在阈值内，则新读取参考电压令人满意。如果错误度量超出阈值，则新读取参考电压不令人满意。例如，可基于码字的伴随权重是否低于阈值、码字的估计BER是否低于阈值或其他因素来确定成功。在一个实施方案中，如果伴随权重低于预先确定的值，则伴随权重在阈值内。在一个实施方案中，如果伴随权重低于预先确定的值，则BER在阈值内。

如果新读取参考电压令人满意，则控制管芯304在步骤1410中将解码的数据传递到存储器控制器102。控制管芯304还可存储第一动态读取电平以供将来使用。

如果新读取参考电压不令人满意，则执行步骤1412至1416。步骤1412包括控制管芯304分析存储在存储器管芯302上的非易失性存储器单元中的数据的错误度量以搜索第二动态读取电平。

步骤1414包括确定第二动态读取电平是否令人满意。如果第二动态读取电平令人满意(步骤1414为是)，则控制管芯304使用第二动态读取电平来读取存储器管芯302上的存储器单元中的数据。控制管芯304可对数据进行解码，并将解码的数据发送到存储器控制器102。控制管芯304还可存储第二动态读取电平以供将来使用。

如果第二动态读取电平不令人满意(步骤1414为否)，则可执行过程1500。过程1500示于图15中。

图15是操作包括集成存储器组件104的非易失性存储器的过程1500的一个实施方案的流程图。过程1500可用于确定用于读取存储器管芯302上的存储器单元的新读取参考电压。过程1500可响应于过程1400未能确定令人满意的动态读取电平而执行。

步骤1502包括存储器控制器102确定存储在存储器管芯302上的非易失性存储器单元中的数据的错误度量，以便搜索动态读取电平。在一个实施方案中，存储器控制器102执行BES过程的第二阶段。结合图18示出并描述了BES过程的第二阶段的一个实施方案的细节。

步骤1504包括存储器控制器102将第三动态读取电平发送到控制管芯304。控制管芯304可存储第三动态读取电平以供将来使用。

步骤1506包括控制管芯使用第三组动态读取电平来读取存储器管芯302上的非易失性存储器单元中的数据。步骤1506还可包括控制管芯304解码数据。

步骤1508包括控制管芯304将数据传递到存储器控制器102。

在一个实施方案中，确定动态读取电平的分层方法包括执行谷扫描，执行BES扫描的第一阶段，然后根据需要执行BES扫描的第二阶段，以确定动态读取电平。图16是确定集成存储器组件104中的存储器单元的动态读取电平的过程1600的一个实施方案的流程图。过程1600可用于确定用于读取存储器管芯302上的存储器单元的新读取参考电压。过程1600可响应于多种触发而执行，这些触发诸如但不限于UECC错误、高于阈值的BER、高于阈值的解码时间等。过程1600采用分层方法来确定控制管芯304处的新读取参考电压。

步骤1602包括执行存储在存储器管芯302上的非易失性存储器单元中的数据的阈值电压分布的谷扫描，以便搜索第一组动态读取参考电压。执行谷扫描可在码字没有任何解码的情况下执行。在一些实施方案中，执行谷扫描可利用用于感测存储器单元的现有硬件。因此，执行谷扫描来确定新读取参考电压可在将最少的另外逻辑添加到集成存储器组件104的情况下执行。

步骤1604包括确定谷扫描是否成功。如果谷扫描成功，则在步骤1606中，可将第一组动态读取电平存储在控制管芯304上。如果谷扫描不成功，则控制转到步骤1608。

步骤1608包括控制管芯304执行BES扫描的第一阶段以确定第二组动态读取电平。如果BES扫描的第一阶段成功(步骤1610为是)，则在步骤1612中，可将第二组动态读取电平存储在控制管芯304上。如果BES扫描的第一阶段不成功(步骤1610为否)，则控制转到步骤1614。步骤1614包括存储器控制器102执行BES扫描的第二阶段以确定第三组动态读取电平。步骤1616包括控制管芯304存储第三组动态读取电平。

过程1600的许多变化是可能的。在一些实施方案中，可添加另外的层。在一些实施方案中，并非所有层都被执行。例如，可跳过步骤1602、1606或1614中的技术中的一种技术。在一些实施方案中，用另一种技术替代一个层处的技术。例如，步骤1602中的谷扫描可用另一种技术替代，诸如比较每个阈值电压分布中的存储器单元数量的比率。

一些实施方案分析错误度量以确定新读取参考电压。一种用于分析错误度量的技术在本文中被称为BES。在一些实施方案中，BES具有第一阶段和第二阶段。在一些实施方案中，第一阶段也可被称为贪婪阶段。在一些实施方案中，第二阶段可被称为穷举或全面阶段。图17是用以确定新读取参考电压的BES的第一阶段的一个实施方案的流程图。图18是用以确定新读取参考电压的BES的第二阶段的一个实施方案的流程图。

现在参考图17，可在控制管芯304上执行BES的第一阶段。将参考图12B中的示例性阈值分布以便于讨论图17中的过程1700。可针对用于感测一个页面的读取参考电压使用过程1700。过程1700可用于更新Vr1、Vr4、Vr6和Vr11，在一个实施方案中，这些电压用于感测下页。可针对其他页面重复过程1700。

步骤1702包括选择要更新的读取参考电压。参考图12B，可选择读取参考电压Vr1。

步骤1704包括形成读取参考电压组，每个读取参考电压组包含所选择的读取参考电压的多个候选电压，而其他读取参考电压是固定的。例如，多个组可包括下列：[Vr1-3Δ,Vr4,Vr6,Vr11]、[Vr1-2Δ,Vr4,Vr6,Vr11]、[Vr1-Δ,Vr4,Vr6,Vr11]、[Vr1,Vr4,Vr6,Vr11]、[Vr1+Δ,Vr4,Vr6,Vr11]、[Vr1+2Δ,Vr4,Vr6,Vr11]和[Vr1+3Δ,Vr4,Vr6,Vr11]。因此，在该示例中可形成七个组。在步骤1704中可形成多于或少于七个组。需注意，与图12B中的示例的7^4个可能的读取参考电压组相比，七个组是相对较少数量的组。

步骤1706包括使用读取参考电压组从存储器管芯302上的非易失性存储器单元读取码字。在本示例中，可读取七个码字(在步骤1704中，每个组一个)。下面描述如何能够读取一个码字。存储器单元可在以下参考电压[Vr1-3Δ,Vr4,Vr6,Vr11]中的每个参考电压处连续感测。随着将每个参考电压施加到所选择的存储器单元，所选择的存储器单元可能传导电流或可能不传导电流。锁存器可用于存储对所选择的存储器单元是否针对该参考电压传导电流的指示。在一个实施方案中，基于在该组中的所有参考电压处进行感测的结果来为所选择的存储器单元生成单个位。因此，码字由感测一组存储器单元的结果形成。

步骤1708包括确定在步骤1706中读取的每个码字的ECC度量。在一个实施方案中，ECC度量是伴随权重。这可能是初始伴随权重。在一个实施方案中，通过在迭代消息传递解码器中执行一次解码迭代来确定初始伴随权重。在一个实施方案中，ECC度量是估计的BER。在一个实施方案中，基于初始伴随权重来估计BER。因此，需注意，码字不需要被完全解码来确定ECC度量。

步骤1710包括基于码字的ECC度量来确定所选择的读取电压的新值。例如，可选择产生具有最佳ECC度量的码字的读取参考电压组。最佳ECC度量是指最佳性能。对于伴随权重，权重越低越好。换句话讲，具有较少未满足的校验节点更好。对于BER，最低的BER是最好的。如果存在平局，则可使用任何合适的决胜程序，诸如选择最接近当前读取参考电压的值。需注意，步骤1710仅为在步骤1704中选择的一个读取参考电压确定新读取参考电压。

步骤1712包括确定是否应分析另一个读取参考电压。假设该过程未完成，则该过程针对用于感测页面的读取参考电压中的另一个读取参考电压重复步骤1702至1710。例如，参见图12B，这些组可包括下列：[Vr1*,Vr4-3Δ,Vr6,Vr11]、[Vr1*,Vr4-2Δ,Vr6,Vr11]、[Vr1*,Vr4-Δ,Vr6,Vr11]、[Vr1*,Vr4,Vr6,Vr11]、[Vr1*,Vr4+Δ,Vr6,Vr11]、[Vr1*,Vr4+2Δ,Vr6,Vr11]和[Vr1*,Vr4+3Δ,Vr6,Vr11]。在该示例中，Vr1*是Vr1的新值。

在一个实施方案中，针对用于感测页面的读取参考电压中的每个读取参考电压重复步骤1702至1710。然而，对于用于感测页面的读取参考电压中的每个读取参考电压，过程1700不需要重复步骤1702至1710。换句话讲，任选地，读取参考电压中的一个或多个读取参考电压可保持不变，而不尝试寻求新值。在一个实施方案中，针对读取参考电压中的至少一个读取参考电压，执行步骤1702至1710不止一次。例如，可执行步骤1702至1710，直到步骤1708中的ECC度量足够低。

在完成该过程之后，确定新读取参考电压(步骤1712为是)，在步骤1714中确定该过程是否成功。在一个实施方案中，在步骤1708中的ECC度量在一定次数的迭代内未达到目标电平的情况下，过程1700以失败状态结束。换句话讲，过程1700以确定新读取参考电压不令人满意为结论。在一个实施方案中，如果过程1700以确定新读取参考电压不令人满意为结论，则执行过程1800。

如果该过程成功地查找出新读取参考电压(步骤1714为是)，则在步骤1716处，控制管芯304存储新读取参考电压。

现在参考图18，可在存储器控制器102上执行BES的第二阶段。将参考图12B中的示例性阈值分布以便于讨论图18中的过程1800。可针对用于感测一个页面的读取参考电压使用过程1800。过程1800可用于更新Vr1、Vr4、Vr6和Vr11，在一个实施方案中，这些电压用于感测下页。可针对其他页面重复过程1800。

步骤1802包括形成读取参考电压组，每个读取参考电压组包含用于感测页的每个读取参考电压的多个候选电压。例如，参考图12B，存在7^4个可能的读取参考电压组。需注意，过程1800不需要对这些7^4个可能的组中的每个组进行感测。

步骤1804包括使用读取参考电压组中的至少一个读取参考电压组来感测存储器管芯304上的非易失性存储器单元。

步骤1806包括基于步骤1804的感测生成码字。

步骤1808包括为每个码字确定ECC度量。在一个实施方案中，ECC度量是伴随权重。这可能是初始伴随权重。在一个实施方案中，通过在迭代消息传递解码器中执行一次解码迭代来确定初始伴随权重。在一个实施方案中，ECC度量是估计的BER。在一个实施方案中，基于初始伴随权重来估计BER。因此，需注意，码字不需要被完全解码来确定ECC度量。

步骤1810包括基于码字的ECC度量来确定读取参考电压的新值。例如，可选择产生具有最佳ECC度量的码字的读取参考电压组。最佳ECC度量是指最佳性能。对于伴随权重，权重越低越好。换句话讲，具有较少未满足的校验节点更好。对于BER，最低的BER是最好的。如果存在平局，则可使用任何合适的决胜程序，诸如选择最接近当前读取参考电压的值。

步骤1812包括确定是否完成对新读取参考电压的搜索。在一个实施方案中，步骤1812基于步骤1806中码字的伴随权重是否低于阈值。如果伴随权重不低于阈值，则过程可针对其他读取参考电压组重复步骤1804至1810。当(在步骤1812中)确定已实现读取参考电压的足够准确度时，则在步骤1814中存储新读取参考电压。

第一实施方案包括一种装置，该装置包括第一半导体管芯，该第一半导体管芯包括非易失性存储器单元和第一多个通路。该装置还包括第二半导体管芯，该第二半导体管芯包括一个或多个控制电路和第二多个通路。该一个或多个控制电路被配置为通过第一多个通路和第二多个通路的通路对传送信号。该一个或多个控制电路被进一步配置为使用读取参考电压来读取非易失性存储器单元中的数据。该一个或多个控制电路被配置为通过第二多个通路从第一半导体管芯并行接收数据。该一个或多个控制电路被配置为校准用于读取非易失性存储器单元的读取参考电压。该一个或多个控制电路被配置为使用校准的读取参考电压来读取非易失性存储器单元中的数据。

在第二实施方案中，为了推进第一实施方案，该装置还包括存储器控制器，该存储器控制器通过第二半导体管芯外部的通信信道与第二半导体管芯上的一个或多个控制电路通信。存储器控制器包括控制电路，该控制电路被配置为响应于由第二半导体管芯上的一个或多个控制电路校准的读取参考电压不令人满意而校准读取参考电压。

在第三实施方案中，为了推进第一实施方案或第二实施方案，控制管芯上的一个或多个控制电路被进一步配置为确定存储在非易失性存储器单元中的码字的错误度量。控制管芯上的一个或多个控制电路被进一步配置为基于错误度量来校准读取参考电压。

在第四实施方案中，为了推进第一实施方案至第三实施方案中的任一者，控制管芯上的一个或多个控制电路被进一步配置为形成读取参考电压组，每个读取参考电压组包含所选择的读取参考电压的多个候选电压，而其他读取参考电压是固定的。控制管芯上的一个或多个控制电路被进一步配置为使用读取参考电压组从存储器管芯上的一组非易失性存储器单元读取码字。控制管芯上的一个或多个控制电路被进一步配置为确定码字中的每个码字的错误度量。控制管芯上的一个或多个控制电路进一步被配置为基于码字的错误度量来校准所选择的读取参考电压。

在第五实施方案中，为了推进第一实施方案至第四实施方案中的任一者，该装置还包括存储器控制器，该存储器控制器通过第二半导体管芯外部的通信信道与第二半导体管芯上的一个或多个控制电路通信。该存储器控制器包括控制电路，该控制电路被配置为确定多组读取参考电压中的每组读取参考电压的错误度量，其中每个组包括用于读取码字的多个读取参考电压中的每个读取参考电压的多个候选读取参考电压。该存储器控制器的控制电路被配置为基于错误度量来校准读取参考电压。

在第六实施方案中，为了推进第一实施方案至第五实施方案中的任一者，第二半导体管芯包括逻辑，该逻辑被配置为基于存储在一组非易失性存储器单元中的数据的阈值电压分布的分析来校准读取参考电压。第二半导体管芯被配置为响应于基于阈值电压分布的分析校准的读取参考电压不令人满意而基于存储在该组非易失性存储器单元电压中的码字的错误度量的分析来校准读取参考电压。

在第七实施方案中，为了推进第一实施方案至第六实施方案中的任一者，第二半导体管芯上的一个或多个控制电路进一步被配置为基于阈值电压分布的分析来重新使用用于校准该组的读取参考电压的数据，以基于错误度量的分析来校准读取参考电压。

在第八实施方案中，为了推进第六实施方案至第七实施方案中的任一者，第二半导体管芯上的一个或多个控制电路被配置为执行对阈值电压分布中的两个阈值电压分布之间的谷的扫描，以基于存储在该组非易失性存储器单元中的数据的阈值电压分布的分析来校准读取参考电压。

在第九实施方案中，为了推进第一实施方案至第八实施方案中的任一者，第二半导体管芯上的一个或多个控制电路被配置为将具有低于所选择的读取参考电压的阈值电压的存储器单元的数量与将要具有低于该所选择的读取参考电压的阈值电压的存储器单元的预期数量的比率进行比较，以基于存储在该组非易失性存储器单元中的数据的阈值电压分布的分析来校准该所选择的读取参考电压。

在第十实施方案中，为了推进第一实施方案至第九实施方案中的任一者，第一半导体管芯包括第一多个接合焊盘。另外，第二半导体管芯包括第二多个接合焊盘。每个通路对包括第一多个接合焊盘中的接合焊盘和第二多个接合焊盘中的接合焊盘。

一个实施方案包括校准读取参考电压的方法。该方法包括由包括存储器管芯和控制管芯的集成存储器组件的控制管芯上的一个或多个控制电路分析存储在存储器管芯上的非易失性存储器单元中的数据的阈值电压分布，以搜索第一动态读取电平。该方法包括将使用第一动态读取电平从非易失性存储器单元读取的码字传送到控制管芯，包括通过将存储器管芯接合到控制管芯的接合焊盘将码字从存储器管芯传送到控制管芯。该方法包括响应于第一动态读取电平不令人满意而由控制管芯上的一个或多个控制电路分析存储在存储器管芯上的非易失性存储器单元中的数据的错误度量以搜索第二动态读取电平。该方法包括响应于第二动态读取电平令人满意而将使用第二动态读取电平从非易失性存储器单元读取的数据从控制管芯传送到存储器控制器。

一个实施方案包括非易失性存储系统，该非易失性存储系统包括存储器控制器和具有存储器半导体管芯的组件，该存储器半导体管芯接合到控制半导体管芯以允许存储器半导体管芯和控制半导体管芯之间的通信。该组件与存储器控制器通信。存储器半导体管芯包括第二非易失性存储器单元。控制半导体管芯包括被配置为使用读取参考电压来读取非易失性存储器单元中的数据的一个或多个控制电路。该一个或多个控制电路被配置为校准用于读取非易失性存储器单元的新读取参考电压。该一个或多个控制电路被配置为使用新读取参考电压来读取非易失性存储器单元中的数据。该一个或多个控制电路被配置为确定相对于使用新读取参考电压读取的数据的错误度量。该一个或多个控制电路被配置为响应于错误度量在阈值内而将数据传递到存储器控制器。该存储器控制器被配置为响应于错误度量超出阈值而计算用于读取非易失性存储器单元的新读取参考电压。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案是为了最佳地阐明本发明的原理以及其实际应用，以由此使得本领域的其他技术人员能够最佳地在各种实施方案中使用具有适合于所构想的特定用途的各种修改的本发明。本发明的范围旨在由所附权利要求书限定。