具体实施方式

以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方”、“在...上方”、“上方”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。

根据一些实施例，垂直磁性隧道结(MTJ)元件由完全氧化镁的帽盖层形成。通过由重复沉积和多个导电子层的氧化形成帽盖层来完成帽盖层的完全氧化。沉积可以通过直流(DC)溅射或原子层沉积(ALD)进行，这使得帽盖层具有比射频(RF)溅射更高的氧化浓度。由完全氧化镁的帽盖层形成MTJ元件允许MTJ元件的垂直磁性各向异性(PMA)增加，从而允许由此产生的磁阻式随机存取存储器(MRAM)单元的写入错误率(WER)和读取错误率(RER)得到改进。

图1是根据一些实施例的半导体器件50的框图。半导体器件50包括MRAM阵列52、行解码器54和列解码器56。MRAM阵列52包括排列成行和列的MRAM单元58。行解码器54可以是例如静态CMOS解码器、伪NMOS解码器等。在操作期间，行解码器54通过激活MRAM阵列52的一行的相应字线WL来选择该行中所需的MRAM单元58。列解码器56可以是例如静态CMOS解码器、伪NMOS解码器等，并且可以包括写入驱动器、读出放大器、它们的组合等。在操作期间，列解码器56从所选行中的MRAM阵列52的列选择所需MRAM单元的位线BL，并且利用位线BL从所选MRAM单元58读取数据或将数据写入到所选MRAM单元58。

图2是根据一些实施例的半导体器件50的截面视图。图2是简化视图，并且为了说明清楚，省略了半导体器件50(下文讨论的)的一些特征。半导体器件50包括逻辑区域50L和存储器区域50M。存储器器件(例如MRAM)形成在存储器区域50M中，并且逻辑器件(例如，逻辑电路)形成在逻辑区域50L中。例如，MRAM阵列52(见图1)可以形成在存储器区域50M中，并且行解码器54和列解码器56(见图1)可以形成在逻辑区域50L中。逻辑区域50L可以占据半导体器件50的大部分面积。例如，逻辑区域50L可以占据半导体器件50的95％到99％的面积，而存储器区域50M占据半导体器件50的剩余区域。存储器区域50M可以设置在逻辑区域50L的边缘处，或者逻辑区域50L可以围绕存储器区域50M。

逻辑区域50L和存储器区域50M形成在同一衬底(例如，半导体衬底60)之上。半导体衬底60可以是掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底60可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。还可以使用其他衬底，例如多层或梯度衬底。

器件62形成在半导体衬底60的有源表面处。器件62可以是有源器件或无源器件。例如，电气组件可以是由任何合适的形成方法形成的晶体管、二极管、电容器、电阻器等。器件62被互连以形成半导体器件50的存储器器件和逻辑器件。例如，器件62中的一些可以是MRAM单元58的接入晶体管。

一个或多个层间电介质(ILD)层64形成在半导体衬底60上，并且导电特征(例如，接触插塞66)被形成为物理地和电气地耦合到器件62。(一个或多个)ILD层64可以由任何合适的电介质材料形成，例如：氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)等；氮化物，例如氮化硅；等等。(一个或多个)ILD层可以由任何合适的沉积工艺形成，例如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等或其组合。(一个或多个)ILD层中的导电特征可以通过任何合适的工艺形成，例如沉积、镶嵌(例如，单镶嵌、双镶嵌等)等或其组合。

互连结构68形成在半导体衬底60之上，例如(一个或多个)ILD层64之上。互连结构68将器件62互连以在逻辑区域50L和存储器区域50M中的每一个中形成集成电路。互连结构68包括多个金属化层M1-M6。尽管示出了六个金属化层，但应当理解可以包括更多或更少的金属化层。金属化层M1-M6中的每一个包括电介质层中的金属化图案。金属化图案电气地耦合到半导体衬底60的器件62，并且分别包括形成在一个或多个金属间电介质(IMD)层中的金属线L1-L6和通孔V1-V6。互连结构68可以由镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺等。在一些实施例中，接触插塞66也是金属化图案的部分，例如金属通孔V1的最低层的部分。

MRAM阵列52的MRAM单元58(见图1)形成在互连结构68中。MRAM单元58可以形成在金属化层M1-M6中的任何一个中，并且示出为形成在中间金属化层M5中。每个MRAM单元58包括导电通孔110、导电通孔110上的底部电极132、底部电极132上的MTJ元件134和MTJ元件134上的顶部电极136。另一IMD层108可以围绕MRAM单元58形成，其中导电通孔110延伸穿过IMD层108。间隔体140还可以围绕MRAM单元58形成。IMD层108和/或间隔体140围绕并保护MRAM单元58的组件。MTJ元件134的电阻是可编程的，并且可以在高电阻(R_AP)和低电阻(R_P)之间改变，R_AP可以表示诸如“1”之类的代码，R_P可以表示诸如“0”之类的代码。因此，可以通过对具有MRAM单元58的相应接入晶体管的其MTJ元件134的电阻进行编程来将代码写入MRAM单元58，并且可以通过测量具有MRAM单元58的相应接入晶体管的其MTJ元件134的电阻来从MRAM单元58读取代码。

MRAM单元58电气地耦合到器件62。导电通孔110物理地和电气地耦合到下层金属化图案，例如在所示示例中耦合到金属线L4。顶部电极136物理地和电气地耦合到上覆金属化图案，例如在所示示例中耦合到金属通孔V6。MRAM单元58布置在具有存储器的行和列的MRAM阵列中。金属化图案包括MRAM阵列的接入线(例如，字线和位线)。例如，下层金属化图案(例如，M1-M4)可以包括沿MRAM阵列的行设置的字线，并且上覆金属化图案(例如，M6)可以包括沿MRAM阵列的列设置的位线。器件62(例如，接入晶体管)中的一些器件(例如，行解码器54的器件)电气地耦合到MRAM阵列的字线。顶部电极136通过MRAM阵列的位线电气地耦合到其他器件，例如列解码器56的器件。

图3至图18是根据一些实施例的制造半导体器件50的中间阶段的各种视图。具体地，示出了用于半导体器件50的互连结构68(见图2)的制造。如上所述，互连结构68包括MRAM阵列52的MRAM单元58(见图1)。

在图3中，形成互连结构的金属化层(例如，M4，见图2)。金属化层包括IMD层102和导电特征104(其可以对应于金属线L4，见图2)。IMD层102形成在(一个或多个)ILD层64之上。IMD层102可以由任何合适的电介质材料形成，例如：氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)等；氮化物，例如氮化硅；等等。IMD层102可以由任何合适的沉积工艺形成，例如旋涂、PVD、化学气相沉积(CVD)等或其组合。IMD层102可以是由k值低于约3.0的低k电介质材料形成的层。IMD层102可以是由k值小于2.5的超低k(ELK)电介质材料形成的层。

导电特征104形成在IMD层102中，并且电气地耦合到器件62。根据一些实施例，导电特征104包括扩散阻挡层和扩散阻挡层之上的导电材料。使用例如蚀刻工艺在IMD层102中形成开口。开口暴露了下层导电特征，例如下层金属通孔。扩散阻挡层可以由氮化钽、钽、氮化钛、钛、钴钨等形成，并且可以通过诸如原子层沉积(ALD)等之类的沉积工艺形成在开口中。导电材料可以包括铜、铝、钨、银及其组合等，并且可以通过电化学镀工艺、CVD、ALD、PVD等或其组合形成在开口中的扩散阻挡层之上。在实施例中，导电材料是铜，并且扩散阻挡层是防止铜扩散到IMD层102中的薄阻挡层。在形成了扩散阻挡层和导电材料之后，可以通过例如平坦化工艺(例如，化学机械抛光(CMP)工艺)来去除扩散阻挡层和导电材料的多余部分。在一些实施例中，导电特征104是金属线(其可以对应于金属线L4，见图2)。

在导电特征104和IMD层102上形成蚀刻停止层106。蚀刻停止层106可以由诸如氮化铝、氧化铝、氧化硅、氮化硅、氮氧化硅、碳化硅及其组合等之类的电介质材料形成。蚀刻停止层106可以通过化学气相沉积(CVD)、PVD、ALD、旋涂电介质工艺等或其组合形成。蚀刻停止层106还可以是由多个不同的电介质子层形成的复合层。例如，蚀刻停止层106可以包括碳化硅子层和形成在碳化硅子层上的氧化铝子层。碳化硅子层可以用作胶合层，以提高氧化铝子层与IMD层102之间的粘合性。

在蚀刻停止层106上形成IMD层108。在一些实施例中，IMD层108由正硅酸乙酯(TEOS)氧化物(例如，使用例如以TEOS作为前体的化学气相沉积(CVD)工艺沉积的氧化硅)形成。在一些实施例中，IMD层108可以使用PSG、BSG、BPSG、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动氧化物、多孔氧化物等或其组合形成。例如，IMD层108还可以由k值小于约3.0的低k电介质材料形成。IMD层108可以被形成为在约50nm至约150nm范围内的厚度。

导电通孔110被形成为延伸穿过IMD层108和蚀刻停止层106。导电过孔110也可以称为底部通孔。在一些实施例中，导电通孔110包括导电区域112和导电阻挡层114，该导电阻挡层114内衬在导电区域112的侧壁和底表面。导电阻挡层114可以由钛、氮化钛、钽、氮化钽、钴及其组合等形成。导电区域112可以由诸如铜、铝、钨、钴及其合金等之类的金属形成。导电通孔110的形成可以包括：蚀刻IMD层108和蚀刻停止层106以形成通孔开口，共性地形成延伸至通孔开口中的导电阻挡层，在导电阻挡层之上沉积金属材料，以及执行平坦化工艺，例如CMP工艺或机械研磨工艺，以去除导电阻挡层和金属材料的多余部分。

在图4至图10中，多个层沉积在导电通孔110和IMD层108上。具体地，沉积底部电极层116、MTJ堆叠118和顶部电极层120(见图10)。MTJ堆叠118是包括接地层118A、晶种层118B、一个或多个基准层118C、隧道阻挡层118D、一个或多个自由层118E、帽盖层118F和一个或多个覆盖层118G的多层。将在随后的处理中图案化底部电极层116、MTJ堆叠118和顶部电极层120以分别形成相应MRAM单元58的底部电极132、MTJ元件134和顶部电极136(见图2)。图4至图10结合图19一起描述。

图19是根据一些实施例的用于制造半导体器件50的示例方法200的流程图。方法200可以由例如处理工具来执行。图20是可以执行方法200的处理工具300的框图。处理工具300包括多个模块304、306、308、310、312、314、316、318，并且方法200的步骤202、204、206、208、210、212、218中的每一个都可以由处理工具300的一些或所有模块在晶圆上执行。模块可以是例如处理工具300的不同区域或功能，并且可以位于处理工具300的同一室或不同室中。晶圆处理可以是原位的，例如，在方法200的步骤202、204、206、208、210、212、218中的每个步骤之间，可以在不破坏处理工具300中的真空的情况下处理晶圆。方法200的步骤202、204、206、208、210、212、218中的每一个也可以原位执行，例如，当步骤包括用模块沉积层时，在每次沉积之间，可以在不破坏模块中的真空的情况下沉积层。真空可以由处理工具300的负载锁(load lock)302设置，该负载锁302容纳用于处理的晶圆。如下文进一步讨论的，处理工具300的模块包括用于执行PVD的不同类型(例如，直流(DC)和射频(RF))的溅射模块，其将用于沉积关于图4至图10所述的层。

在图4中，底部电极层116形成在导电通孔110和IMD层108上。底部电极层116由诸如钛(Ti)、钽(Ta)、铝(Al)、钨(W)、铂(Pt)、镍(Ni)、铬(Cr)、钌(Ru)、其氮化物、其组合、其多层等之类的导电材料形成。底部电极层116是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等来形成。

接地层118A形成在底部电极层116上。接地层118A由诸如钽(Ta)、钛(Ti)、铝(Al)、钨(W)、铂(Pt)、镍(Ni)、铬(Cr)、钌(Ru)、其氮化物、其组合、其多层等之类的导电材料形成。接地层118A是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等来形成。

晶种层118B形成在接地层118A上。晶种层118B由诸如钌(Ru)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、铂(Pt)、镍(Ni)、铬(Cr)、其氮化物、其组合、其多层等之类的导电材料形成。晶种层118B是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等来形成。

作为用于形成底部电极层116、接地层118A和晶种层118B的示例，在方法200的步骤202中，可以通过DC溅射来沉积这些层。具体地，DC溅射模块用于沉积氮化钛层，从而形成底部电极层116。氮化钛层(例如，底部电极层116)具有的厚度可以在约8nm至约12nm的范围内。然后使用DC溅射模块来沉积氮化钽层，从而形成接地层118A。氮化钽层(例如，接地层118A)具有的厚度可以在约1nm至约5nm的范围内。然后使用DC溅射模块来沉积钌层，从而形成晶种层118B。钌层(例如，晶种层118B)具有的厚度可以在约2nm至约7nm的范围内。在一些实施例中，使用相同的DC溅射模块来沉积底部电极层116、接地层118A和晶种层118B中的每一者。例如，可以使用处理工具300的DC溅射模块304来沉积这些层中的每一层。DC溅射模块304可以是能够为每个期望层溅射材料的多靶模块(multiple-target module)。在DC溅射期间，将晶圆置于靶之下，并且将惰性气体引入DC溅射模块。将DC功率施加于靶，以将惰性气体激活为等离子体态，并且用电离气体分子轰击靶，从而使来自靶的原子被溅射到正在处理的晶圆上。与诸如射频(RF)溅射之类的其他溅射技术相比，导电材料的DC溅射可以以更低的成本和更高的沉积速率来执行。

在图5中，(一个或多个)基准层118C形成在晶种层118B上。(一个或多个)基准层118C由铁磁性材料(例如，钴(Co)、铁(Fe)、铁硼(FeB)、钴铁硼(CoFeB)、其组合、其多层等)形成。(一个或多个)基准层118C可以由多个不同的铁磁性和非磁性子层形成，其可以被称为(一个或多个)通量闭合层(flux-closure layer)。在一些实施例中，(一个或多个)通量闭合层包括硬偏置层(hard-biasing layer)、反平行耦合层(antiparallel-couplinglayer)和基准层。在操作期间，反平行耦合发生在反平行耦合层上，从而使硬偏置层和基准层的磁化沿着反平行方向定向，并且形成具有小净磁化的通量闭合。因此，从通量闭合发射到(一个或多个)自由层118E(下文进一步讨论)中的杂散场(stray field)变得足够可忽略，使得(一个或多个)自由层118E的磁化可以自由切换。换句话说，(一个或多个)自由层118E具有比(一个或多个)通量闭合层更小的矫顽力。(一个或多个)基准层118C是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等形成。

作为形成(一个或多个)基准层118C的示例，在方法200的步骤204中，可以通过DC溅射来沉积层。具体地，DC溅射模块用于沉积钴和铂层压板，例如[Co/Pt]×n/Co，其中n代表层压板数量，其可以在约2至约6的范围内，从而形成硬偏置层。钴子层均可以具有在约0.1nm至约0.4nm的范围内的厚度，并且铂子层均可以具有在约0.1nm至约0.4nm的范围内的厚度。层压板的顶部钴子层均可以具有在约0.4nm至约1.2nm的范围内的厚度。然后使用DC溅射模块来沉积铱层，从而形成反平行耦合层。铱层可以具有在约0.4nm至约0.6nm的范围内的厚度。然后使用DC溅射模块来沉积钴层、钴层上的钼层和钼层上的铁硼层，从而形成基准层。钴层可以具有在约0.4nm至约0.8nm的范围内的厚度，钼层可以具有在约0.2nm至约0.4nm的范围内的厚度，并且铁硼层可以具有在约0.6nm至约1.6nm的范围内的厚度。在一些实施例中，使用相同的DC溅射模块来沉积(一个或多个)基准层118C中的每一层，例如，硬偏置层、反平行耦合层和基准层中的每一层。例如，可以使用处理工具300的DC溅射模块306来沉积这些层中的每一层。DC溅射模块306可以是能够为每个期望层溅射材料的多靶模块。与诸如RF溅射之类的其他溅射技术相比，铁磁材料的DC溅射可以以更低的成本和更高的沉积速率来执行。

在图6中，隧道阻挡层118D形成在(一个或多个)基准层118C上。隧道阻挡层118D由电介质材料形成，例如氧化镁(MgO)、氮化铝(AlN)、氧化铝(AlO)、其组合、其多层等形成。隧道阻挡层118D是共形地形成的，并且可以使用CVD、PVD、ALD等形成。

作为用于形成隧道阻挡层118D的示例，在方法200的步骤206中，可以通过RF溅射来沉积层。具体地，RF溅射模块用于沉积氧化镁层，从而形成隧道阻挡层118D。氧化镁层(例如，隧道阻挡层118D)可以具有在约0.6nm至约1.2nm的范围内的厚度T₁。在RF溅射期间，将晶圆置于RF溅射模块中的靶之下。惰性气体流入RF溅射模块。将RF功率施加到靶，以将惰性气体激活为等离子体态，并且用电离气体分子轰击靶，从而使来自靶的原子被溅射到正在处理的晶圆上。所施加的RF功率的每个循环包括轰击周期(其中用离子轰击靶材料)和清洁周期(其中电子被吸引到靶材料以清除其离子积聚)。

在一些实施例中，在沉积氧化镁层之前，在RF溅射模块中执行粘合工艺。粘合工艺可以是例如通过在RF溅射模块的室的侧壁上溅射诸如钽之类的金属来执行的金属粘合工艺。在室的表面上(例如，在不期望的电介质材料之上)溅射金属有助于减少可能由于在重复沉积步骤之后不期望的电介质材料在室的内表面上积聚而引起的负面影响。另外，在室的表面上的溅射金属可能引发吸气效应(gettering effect)，这有助于降低室中的蒸汽压，从而改进氧化镁层的性质。在一些实施例中，相同的RF溅射模块用于粘合该室和沉积氧化镁层这两者。例如，可以使用处理工具300的RF溅射模块308来粘合和溅射。RF溅射模块308可以是能够溅射氧化镁和粘合金属两者的双靶模块。

在一些实施例中，通过用离子轰击氧化镁靶来沉积氧化镁。氩气可以以低流速(例如，在约20sccm至约35sccm的范围内的流速)流入RF溅射模块308，并且被激活至等离子体态。在低流速下流动的氩气可以通过产生较少的等离子体来降低沉积速率，从而减少轰击在靶上的离子的数量。RF溅射模块308的沉积速率可以低于DC溅射模块304、306、314、316、318的沉积速率。在RF溅射期间降低沉积速率并执行清洁周期避免离子在靶上的积聚，这有助于避免不期望的纯镁副产物的沉积。当沉积隧道阻挡层118D时减少镁副产物的量有助于所产生的MTJ元件134(见图2)不含不期望的导电材料，从而保持其期望的高电阻(R_AP)和低电阻(R_P)代码。因此，所产生的MTJ元件134(见图2)的电阻可以在MRAM阵列52的MRAM单元58(见图1)上更加一致。然而，当通过RF溅射来沉积氧化镁时，沉积的氧化镁层的氧浓度受到限制。具体地，可以发生镁的优选溅射，这导致隧道阻挡层118D的氧浓度低于氧化镁靶的氧浓度。在一些实施例中，氧化镁靶的氧与镁的化学计量比大于沉积的氧化镁层的氧与镁的化学计量比。例如，氧化镁靶可以具有等于约1的氧与镁的化学计量比。类似地，沉积的氧化镁层可以具有小于或等于约1的氧与镁的化学计量比，例如在约0.95至约1.05的范围内。在一些实施例中，隧道阻挡层118D具有基本上相等的镁原子浓度和氧原子浓度。RF溅射期间的氧不足会导致不期望的纯镁副产物保留，这可能导致诸如电短路、PMA退化等之类的问题。

尽管通过RF溅射来沉积氧化镁可以减少不期望的镁副产物的量，但是沉积的氧化镁层的氧浓度受到氧化镁靶的初始氧浓度的限制。在一些实施例中，氧化镁靶是氧不足的，因此，沉积的氧化镁层可以具有低浓度(以原子百分比计)的氧，并且仅可以是部分氧化镁。例如，沉积的氧化镁层可以具有小于或等于约1(例如，在约0.95至约1.05的范围内)的氧与镁的化学计量比。在一些实施例中，隧道阻挡层118D具有的镁原子浓度比氧原子浓度更大。在一些实施例中，隧道阻挡层118D具有基本上相等的镁原子浓度和氧原子浓度。

可选地，在方法200的步骤208中，隧道阻挡层118D被退火。退火可以增加隧道阻挡层118D的厚度T₁。作为退火的示例，可以使用处理工具300的加热模块310来加热正在处理的晶圆，之后可以使用处理工具300的冷却模块312来冷却加热的晶圆并帮助加快处理。在实施例中，可以在约350℃至约425℃的范围内的温度下执行退火，并且持续时间在约30分钟至约200分钟的范围内，这使得隧道阻挡层118D的厚度增加到在约0.7nm至约1.0nm的范围内的厚度T₁。当通过RF溅射来形成隧道阻挡层118D时，增加其厚度可以有助于增加所产生的MTJ元件134(见图2)的高电阻(R_AP)和低电阻(R_P)状态之间的电阻相对变化，这可以改进MRAM单元58(见图1)的写入错误率(WER)和读取错误率(RER)。

在图7中，(一个或多个)自由层118E形成在隧道阻挡层118D上。(一个或多个)自由层118E由铁磁性材料形成，例如钴(Co)、铁(Fe)、铁硼(FeB)、钴铁硼(CoFeB)、其组合、其多层等。(一个或多个)自由层118E是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等形成。

作为用于形成(一个或多个)自由层118E的示例，在方法200的步骤210中，可以通过DC溅射来沉积层。具体地，DC溅射模块用于沉积第一钴铁硼层、第一钴铁硼层上的钼层以及钼层上的第二钴铁硼层，从而形成(一个或多个)自由层118E。第一钴铁硼层可以具有在约0.8nm至约1.4nm的范围内的厚度，钼层可以具有在约0.2nm至约0.4nm的范围内的厚度，并且第二钴铁硼层可以具有在约0.8nm至约1.4nm的范围内的厚度。在一些实施例中，第一钴铁硼层比第二钴铁硼层掺杂有更多的硼。在一些实施例中，使用相同的DC溅射模块来沉积(一个或多个)自由层118E中的每一层。例如，可以使用处理工具300的DC溅射模块314来沉积这些层中的每一层。DC溅射模块314可以是能够为每个期望层溅射材料的多靶模块。与诸如RF溅射之类的其他溅射技术相比，铁磁材料的DC溅射可以以更低的成本和更高的沉积速率来执行。

(一个或多个)自由层118E的磁化可以自由切换，因此所产生的MTJ元件134(见图2)的电阻相应地可编程。具体地，MTJ元件134的电阻可以在高电阻(R_AP)和低电阻(R_P)之间改变。当(一个或多个)自由层118E的磁化与(一个或多个)基准层118C的磁化平行时，MTJ元件具有低电阻(R_P)。当(一个或多个)自由层118E的磁化与(一个或多个)基准层118C的磁化反平行时，MTJ元件具有高电阻(R_AP)。因此，所产生的MTJ元件134也可以被称为可编程电阻元件。MTJ元件134是垂直的MTJ元件，例如，磁化方向垂直于半导体衬底60的主表面。

在图8中，帽盖层118F形成在(一个或多个)自由层118E上。帽盖层118F由电介质材料形成，例如氧化镁(MgO)、氮化铝(AlN)、氧化铝(AlO)、其组合、其多层等。帽盖层118F是共形地形成的，并且可以使用CVD、PVD、ALD等形成。

作为用于形成帽盖层118F的示例，在方法200的步骤212中，由多个DC溅射和氧化步骤形成层。具体地，在方法200的步骤214中，使用DC溅射模块来沉积纯镁子层。接下来，在方法200的步骤216中，在DC溅射模块中氧化沉积的镁子层以形成氧化镁层。将步骤214和216重复若干周期(例如，四个周期)，直到氧化镁层达到期望厚度，从而形成帽盖层118F。每个步骤在相同的DC溅射模块中执行，并且在例如每个溅射和氧化步骤之间，在不破坏溅射模块中的真空的情况下原位执行。例如，可以使用处理工具300的DC溅射模块316来沉积氧化镁层。DC溅射模块316可以是能够溅射氧化镁而不污染其他靶的单靶模块。图9A到9E是根据一些实施例的制造帽盖层118F的中间阶段的截面视图。

在图9A中，DC溅射模块用于沉积第一镁子层118F₁。第一镁子层118F₁可以被沉积到在约0.2nm至约0.4nm的范围内的厚度。然后氧化第一镁子层118F₁以形成氧化镁子层。在一些实施例中，氧化是通过将氧气以在约8sccm至约40sccm的范围内的流速流入DC溅射模块(例如，在第一镁子层118F₁之上)、持续在约10秒至约40秒的范围内的时间来完成的。以大流速和长持续时间进行氧化有助于确保第一镁子层118F₁充分氧化，特别是当第一镁子层118F₁较厚时。

在图9B中，DC溅射模块用于沉积第二镁子层118F₂。第二镁子层118F₂可以被沉积到在约0.08nm至约0.24nm的范围内的厚度。然后氧化第二镁子层118F₂以形成氧化镁子层。在一些实施例中，氧化是通过将氧气以在约1sccm至约20sccm的范围内的流速流入DC溅射模块(例如，在第二镁子层118F₂之上)、持续在约10秒至约40秒的范围内的时间来完成的。要注意的是，第二镁子层118F₂被沉积到比第一镁子层118F₁小的厚度，并且第二镁子层118F₂以比第一镁子层118F₁更小的氧流速来氧化。因为第二镁子层118F₂较薄，所以它比第一镁子层118F₁更容易被氧化。

在图9C中，DC溅射模块用于沉积第三镁子层118F₃。第三镁子层118F₃可以被沉积到在约0.08nm至约0.24nm的范围内的厚度。然后氧化第三镁子层118F₃以形成氧化镁子层。在一些实施例中，氧化是通过将氧气以在约1sccm至约20sccm的范围内的流速流入DC溅射模块(例如，在第三镁子层118F₃之上)、持续在约10秒至约40秒的范围内的时间来完成的。要注意的是，第三镁子层118F₃被沉积到比第一镁子层118F₁小的厚度，并且第三镁子层118F₃以比第一镁子层118F₁更小的氧流速来氧化。在一些实施例中，第三镁子层118F₃被沉积到与第二镁子层118F₂相同的厚度，并且第三镁子层118F₃以与第二镁子层118F₂相同的方式来氧化。由于第三镁子层118F₃较薄，所以它比第一镁子层118F₁更容易被氧化。

在图9D中，DC溅射模块用于沉积第四镁子层118F₄。第四镁子层118F₄可以被沉积到在约0.08nm至约0.24nm的范围内的厚度。然后氧化第四镁子层118F₄以形成氧化镁子层。在一些实施例中，氧化是通过将氧气以在约100sccm至约1000sccm的范围内的流速流入DC溅射模块(例如，在第四镁子层118F₄之上)、持续在约10秒至约40秒的范围内的时间来完成的。第四镁子层118F₄被沉积到与第二镁子层118F₂和第三镁子层118F₃相同的厚度。第四镁子层118F₄以比第一镁子层118F₁、第二镁子层118F₂和第三镁子层118F₃中的每一者更大的氧流速来氧化。第四镁子层118F₄还可以比第一镁子层118F₁、第二镁子层118F₂和第三镁子层118F₃中的每一者氧化更长的持续时间。以大流速和长持续时间进行氧化有助于确保第一镁子层118F₁、第二镁子层118F₂、第三镁子层118F₃和第四镁子层118F₄被充分氧化。

在图9E中，DC溅射模块用于沉积第五镁子层118F₅。第五镁子层118F₅可以被沉积到在约0.08nm至约0.24nm的范围内的厚度。形成第五镁子层118F₅可以在后续处理中保护下层。第五镁子层118F₅不是被单独氧化的，而是可以通过从第四镁子层118F₄扩散来氧化。

尽管帽盖层118F的子层被离散地沉积和氧化，但是帽盖层118F在形成完成后是单一的均匀电介质材料组合物。返回到图8，通过镁的重复沉积和氧化来形成帽盖层118F允许精细地控制帽盖层118F的组合物，并且允许使用比其他沉积技术(例如，反应溅射)更多的氧气来形成帽盖层118F。具体地，帽盖层118F可以由具有大浓度氧(以原子百分比计)的氧化镁形成，并且可以是完全氧化镁，或至少可以比隧道阻挡层118D更多地被氧化。换句话说，隧道阻挡层118D由镁和氧的第一组合物形成，并且帽盖层118F由镁和氧的第二组合物形成，其中第二组合物具有比第一组合物更高的氧原子浓度和更小的镁原子浓度。在实施例中，帽盖层118F被沉积到在约0.4nm至约1.0nm的范围内的厚度T₂。帽盖层118F的厚度T₂小于隧道阻挡层118D的厚度T₁。在实施例中，帽盖层118F具有大于约1的氧与镁的化学计量比，例如在约1.0至约1.2的范围内。换句话说，当使用重复沉积和氧化来沉积帽盖层118F时，帽盖层118F的氧化镁具有的氧原子浓度比镁原子浓度更大。在一些实施例中，帽盖层118F比隧道阻挡层118D具有更高的氧原子浓度和更小的镁原子浓度。换句话说，帽盖层118F具有氧与镁的第一化学计量比，并且隧道阻挡层118D具有氧与镁的第二化学计量比，其中第一化学计量比大于第二化学计量比。此外，帽盖层118F可以在整个过程中具有均匀的氧浓度，或者至少可以具有比隧道阻挡层118D更均匀的氧浓度。形成完全氧化镁的帽盖层118F允许帽盖层118F充当保护层，以通过在随后用于对MTJ堆叠118进行图案化的工艺中进行蚀刻来减少对(一个或多个)自由层118E的损害。此外，形成完全氧化镁的帽盖层118F允许所产生的MTJ元件134(见图2)的垂直磁性各向异性(PMA)增加。增加所产生的MTJ元件134的PMA有助于增加所产生的MTJ元件134的高电阻(R_AP)和低电阻(R_P)状态之间的电阻相对变化，这可以改进MRAM单元58(见图1)的写入错误率(WER)和读取错误率(RER)。

在图10中，(一个或多个)覆盖层118G形成在帽盖层118F上。(一个或多个)覆盖层118G由铁磁性材料形成，例如钴(Co)、铁(Fe)、铁硼(FeB)、钴铁硼(CoFeB)、其组合、其多层等。(一个或多个)覆盖层118G是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等形成。

顶部电极层120形成在(一个或多个)覆盖层118G上。顶部电极层120由导电材料形成，例如钛(Ti)、钽(Ta)、铝(Al)、钨(W)、铂(Pt)、镍(Ni)、铬(Cr)、钌(Ru)、其氮化物、其组合、其多层等。顶部电极层120是共形地形成的，并且可以使用CVD、PVD、ALD、电化学镀、化学镀等形成。

作为用于形成(一个或多个)覆盖层118G和顶部电极层120的示例，在方法200的步骤218中，可以通过DC溅射来沉积层。具体地，DC溅射模块用于沉积钴铁硼层、钴铁硼层上的钽层和钽层上的钌层，从而形成(一个或多个)覆盖层118G。钴铁硼层可以具有在约0.2nm至约0.4nm的范围内的厚度，钽层可以具有在约1.5nm至约4nm的范围内的厚度，并且钌层可以具有在约3nm至约6nm的范围内的厚度。在帽盖层118F和钽层之间形成钴铁硼层使得所产生的MTJ元件134(见图2)表现出垂直磁性各向异性(PMA)，从而增强传导电子的极化并改进隧道磁阻(TMR)效应。

然后使用DC溅射模块来沉积氮化钛层，从而形成顶部电极层120。氮化钛层(例如，顶部电极层120)可以具有在约60nm至约100nm的范围内的厚度。在一些实施例中，使用相同的DC溅射模块来沉积(一个或多个)覆盖层118G和顶部电极层120中的每一者。例如，可以使用处理工具300的DC溅射模块318来沉积这些层中的每一层。DC溅射模块318可以是能够为每个期望层溅射材料的多靶模块。与诸如RF溅射之类的其他溅射技术相比，导电材料和铁磁材料的DC溅射可以以更低的成本和更高的沉积速率来执行。

应当理解，MTJ堆叠118的材料和结构可以具有许多变化，这些变化也在本公开的范围内。例如，层118A、118B、118C、118D、118E、118F、118G可以按与上述顺序相反的顺序形成。因此，(一个或多个)覆盖层118G可以位于MTJ堆叠118的底部处，并且接地层118A可以位于MTJ堆叠118的顶部处。

在图11中，在顶部电极层120之上形成一个或多个掩模。这些掩模将被用来同时对不同的层进行图案化并形成MRAM单元。在一些实施例中，一个或多个掩模可以包括一个或多个硬掩模、三层掩模、其组合等。例如，可以在顶部电极层120之上形成硬掩模层122，并且可以在硬掩模层122之上形成光敏掩模124。在一些实施例中，硬掩模层122由诸如氧化钛、氧化硅、其组合等之类的氧化物形成。光敏掩模124可以是光致抗蚀剂，例如单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等。光敏掩模124形成在存储器区域50M中，其中光敏掩模124的图案对应于随后形成的MRAM单元的图案。

在图12中，光敏掩模124用作蚀刻掩模，以蚀刻并图案化硬掩模层122，从而形成图案化硬掩模。然后使用图案化硬掩模作为蚀刻掩模来蚀刻和图案化顶部电极层120、MTJ堆叠118和底部电极层116。图案化可以包括一种或多种蚀刻工艺，并且可以在IMD层108中形成凹槽130。蚀刻方法可以包括等离子体蚀刻方法，例如离子束蚀刻(IBE)。IBE具有较高的精确度(例如，高度的各向异性)，这有助于控制所产生的MRAM单元的轮廓。蚀刻可以使用辉光放电等离子体(glow discharge plasma，GDP)、电容耦合等离子体(capacitive coupledplasma，CCP)、电感耦合等离子体(inductively coupled plasma，ICP)等来实现。光敏掩模124和硬掩模层122可以在蚀刻工艺中被消耗，或者可以在蚀刻工艺之后被去除。

蚀刻工艺形成底部电极132、MTJ元件134和顶部电极136，它们一起形成MRAM单元58。每个MRAM单元58包括底部电极132、MTJ元件134和顶部电极136，其中MTJ元件134设置在底部电极132和顶部电极136之间。底部电极132包括底部电极层116的剩余部分。MTJ元件134包括MTJ堆叠118的剩余部分。顶部电极136包括顶部电极层120的剩余部分。在一些实施例中，蚀刻工艺部分地蚀刻IMD层108和导电通孔110。在这样的实施例中，IMD层108的剩余部分具有倾斜侧壁，并且在所示的截面中具有梯形形状。在蚀刻工艺之后，逻辑区域50L中的IMD层108的剩余部分可以具有在约3nm至约30nm的范围内的厚度。底部电极132、MTJ元件134和顶部电极136也可以具有倾斜侧壁，并且在所示的截面中具有梯形形状。

在图13中，间隔体140形成在MRAM单元58的侧壁上。间隔体140围绕并保护MRAM单元58的组件。具体地，间隔体140围绕底部电极132和MTJ元件134设置，并且可以至少部分地围绕顶部电极136设置。间隔体140可以由以下各项形成：氧化物(例如，氧化硅、氧化铝等)、氮化物(例如，氮化硅、氮化铝等)、碳化物(例如，碳化硅)、其组合(例如，氮氧化硅、碳氮化硅等)、其多层等。

在间隔体140包括多层的实施例中，间隔体140包括钝化层142、钝化层144和氧化层146。作为用于形成间隔体140的示例，钝化层142可以在MRAM单元58之上和凹槽130中共形地形成。在一些实施例中，钝化层142可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合等，并且可以使用CVD、等离子体增强化学气相沉积(PECVD)、ALD、等离子体增强原子层沉积(PEALD)、PVD、其组合等形成。在一些实施例中，钝化层142可以在随后的处理期间减少或防止水分(例如，H₂O)扩散到MRAM单元58中。然后对钝化层142进行图案化以暴露顶部电极136的部分。在一些实施例中，图案化是干法蚀刻工艺，例如各向异性蚀刻工艺。图案化去除钝化层142的水平部分。随后，在钝化层142之上形成另一钝化层144。在一些实施例中，钝化层144由候选材料之一和用于钝化层142的方法形成，但是由与钝化层142不同的材料形成。例如，钝化层142可以由氧化物(例如，氧化硅)形成，并且钝化层144可以由氮化物(例如，氮化硅)形成。然后在钝化层144之上形成氧化层146。在一些实施例中，氧化层146可以包括氧化硅等，并且可以使用CVD、PECVD、ALD、PEALD、其组合等形成。随后，执行一个或多个干法蚀刻工艺以蚀刻钝化层144和氧化层146并暴露顶部电极136的部分。在一些实施例中，一个或多个干法蚀刻工艺是各向异性蚀刻工艺，并且去除氧化层146的水平部分。钝化层142、钝化层144和氧化层146的剩余部分形成间隔体140。逻辑区域50L中的IMD层108在图案化间隔体140之后被暴露。

在图14中，IMD层150形成在间隔体140、MRAM单元58和IMD层108之上。IMD层150设置在间隔体140上并围绕间隔体140，并且设置在顶部电极136上并围绕顶部电极136。在一些实施例中，IMD层150使用与IMD层108相似的材料和方法形成。然后在IMD层150上形成抗反射层152。抗反射层152可以是无氮抗反射层(NFARL)，并且可以由无氮电介质材料(例如，碳氧化硅)形成。IMD层150和抗反射层152将用于在逻辑区域50L的后续处理期间保护存储器区域50M。

在图15中，抗反射层152、IMD层150和IMD层108被图案化以在逻辑区域50L中暴露蚀刻停止层106。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。在图案化工艺之后，保留了抗反射层152和IMD层150中位于存储器区域50M中的部分。

在图16中，在蚀刻停止层106以及抗反射层152、IMD层150和IMD层108的剩余部分之上形成IMD层160。IMD层160与IMD层108、150相邻。在一些实施例中，IMD层160使用与IMD层108相似的材料和方法形成。然后在IMD层160上形成抗反射层162。在一些实施例中，抗反射层162使用与抗反射层152类似的材料和方法形成。

在图17中，导电特征164形成在IMD层160和蚀刻停止层106中。导电特征164可以包括导电线164L和导电通孔164V，并且形成在逻辑区域50L中。存储器区域50M可以没有导电特征164。导电特征164可以通过合适的方法形成，例如镶嵌工艺。示例镶嵌工艺包括单镶嵌工艺、双镶嵌工艺等。在一些实施例中，用于导电特征164的开口由先通孔工艺(via-firstprocess)形成。在其他实施例中，用于导电特征164的开口由先沟槽工艺(trench-firstprocess)形成。可以使用合适的光刻和蚀刻技术来形成开口。随后，用合适的导电材料(例如，铜、铝、其组合等)来填充开口。接下来，执行平坦化工艺(例如，CMP工艺)以去除存储器区域50M之上的多余材料并暴露顶部电极136。在一些实施例中，顶部电极136的顶表面在平坦化之后与导电特征164的顶表面共平面。在一些实施例中，平坦化工艺完全去除了抗反射层162(见图16)。尽管每个导电通孔164V和对应的导电线164L被示为单独的元件，但是应当理解，每个导电通孔164V和对应的导电线164L在例如它们由双镶嵌工艺形成的实施例中可以是连续的导电特征。

在图18中，形成互连结构的另一金属化层(例如，M6，见图2)。金属化层包括蚀刻停止层170、IMD层172和导电特征174。导电特征174包括导电通孔174V(其可以对应于金属通孔V6，见图2)和导电线174L(其可以对应于金属线L6，见图2)。导电特征174形成在逻辑区域50L和存储器区域50M两者中。在一些实施例中，蚀刻停止层170使用与蚀刻停止层106类似的材料和方法形成。在一些实施例中，IMD层172使用与IMD层160类似的材料和方法形成。在一些实施例中，导电特征174使用与导电特征164类似的材料和方法形成。导电特征174电气地耦合到在存储器区域50M中形成的存储器器件(例如，MRAM)和在逻辑区域50L中形成的逻辑器件(例如，逻辑电路)。具体地，导电特征174物理地和电气地耦合到导电特征164和顶部电极136。在一些实施例中，导电特征174将存储器器件电气地耦合到逻辑器件。例如，导电特征174可以用于将导电特征164中的一些导电特征电气地耦合到顶部电极136中的一些顶部电极，例如在所示的金属化层中或在另一金属化层中。尽管每个导电通孔174V和对应的导电线174L被示为单独的元件，但是应当理解，每个导电通孔174V和对应的导电线174L在例如它们由双镶嵌工艺形成的实施例中可以是连续的导电特征。

图21是根据一些其他实施例的用于制造半导体器件50的示例方法400的流程图。方法400包括步骤402、404、406、408、410、418，其分别类似于方法200的步骤202、204、206、208、210、218(见图19)。在本实施例中，在步骤412中也通过多重沉积和氧化步骤来沉积帽盖层118F(见图9A至9E)，然而ALD代替了DC溅射来进行沉积。具体地，在步骤414中，使用ALD模块来沉积纯镁子层。接下来，在步骤416中，在ALD模块中氧化沉积的镁子层以形成氧化镁层。可以重复步骤414和416，直到氧化镁层达到期望厚度，从而形成帽盖层118F。在步骤414中通过ALD来沉积镁子层可以提供对帽盖层118F的最终厚度T₂(见图8)的更精细的控制。

实施例可以实现优点。通过重复沉积和氧化来形成帽盖层118F允许帽盖层118F由具有高浓度氧的氧化镁形成。在一些实施例中，帽盖层118F可以是完全氧化镁。形成完全氧化镁的帽盖层118F允许增加所产生的MTJ元件134的垂直磁性各向异性(PMA)，从而增加MRAM单元58的高电阻(R_AP)和低电阻(R_P)状态之间的电阻的相对变化。因此，可以改进MRAM单元58的写入错误率(WER)和读取错误率(RER)。

在实施例中，一种器件包括：衬底，包括有源器件；第一金属间电介质(IMD)层；第一导电特征，延伸穿过第一IMD层，第一导电特征电气地耦合到有源器件；底部电极，位于第一导电特征之上；磁性隧道结元件，包括：基准层，位于底部电极之上；隧道阻挡层，位于基准层之上，隧道阻挡层包括氧化镁；自由层，位于隧道阻挡层之上；以及帽盖层，位于自由层之上，帽盖层包括氧化镁，帽盖层的氧化镁比隧道阻挡层的氧化镁被更多地氧化；顶部电极，位于帽盖层之上；第二IMD层，位于顶部电极之上；以及第二导电特征，延伸穿过第二IMD层，第二导电特征接触顶部电极。

在一些实施例中，该器件还包括：间隔体，围绕底部电极和磁性隧道结元件；以及第三IMD层，围绕间隔体和顶部电极；第四IMD层，与第一IMD层和第三IMD层相邻；以及第三导电特征，延伸穿过第四IMD层，第三导电特征电气地耦合到有源器件。在该器件的一些实施例中，隧道阻挡层具有相等的镁原子浓度和氧原子浓度。在该器件的一些实施例中，隧道阻挡层中的氧与镁之比在0.95至1.05的范围内，并且隧道阻挡层具有在0.6nm至1.2nm的范围内的厚度。在器件的一些实施例中，帽盖层具有的氧原子浓度比镁原子浓度更高。在该器件的一些实施例中，帽盖层中的氧与镁之比在1.0至1.2的范围内，并且帽盖层具有在0.4nm至1.0nm的范围内的厚度。

在实施例中，一种器件包括：磁阻式随机存取存储器单元，包括：底部电极；基准层，位于底部电极之上；隧道阻挡层，位于基准层之上，隧道阻挡层包括镁和氧的第一组合物；自由层，位于隧道阻挡层之上，自由层具有比基准层更小的矫顽力；帽盖层，位于自由层之上，帽盖层包括镁和氧的第二组合物，镁和氧的第二组合物具有比镁和氧的第一组合物更高的氧原子浓度和更小的镁原子浓度；以及顶部电极，位于帽盖层之上。

在一些实施例中，该器件还包括：行解码器；字线，将行解码器电气地耦合到底部电极；列解码器；以及位线，将列解码器电气地耦合到顶部电极。在该器件的一些实施例中，镁和氧的第一组合物具有相等的镁原子浓度和氧原子浓度，其中，镁和氧的第二组合物具有的氧原子浓度高于镁原子浓度。在该器件的一些实施例中，隧道阻挡层中的氧与镁之比在0.95至1.05的范围内，并且具有在0.6nm至1.2nm的范围内的厚度。在该器件的一些实施例中，帽盖层中的氧与镁之比在1.0至1.2的范围内，并且具有在0.4nm至1.0nm的范围内的厚度。在该器件的一些实施例中，帽盖层比隧道阻挡层具有更均匀的氧浓度。

在实施例中，一种方法包括：在衬底之上形成底部电极层；在底部电极层之上形成接地层；在接地层之上形成晶种层；在晶种层之上形成基准层；通过射频(RF)溅射来溅射氧化镁，在基准层之上形成隧道阻挡层；在隧道阻挡层之上形成自由层；通过对镁进行重复沉积和氧化来在自由层之上形成帽盖层；在帽盖层之上形成顶部电极层；以及对顶部电极层、帽盖层、自由层、隧道阻挡层、基准层、晶种层、接地层和底部电极层进行图案化以形成磁阻式随机存取存储器单元。

在该方法的一些实施例中：底部电极层、接地层和晶种层在第一多靶DC溅射模块中形成；基准层在第二多靶DC溅射模块中形成；隧道阻挡层在双靶RF溅射模块中形成；自由层在第三多靶DC溅射模块中形成；帽盖层在单靶DC溅射模块中形成；以及顶部电极层在第四多靶DC溅射模块中形成。在一些实施例中，方法还包括：在形成隧道阻挡层之前，在双靶RF溅射模块中执行金属粘合工艺。在该方法的一些实施例中，形成帽盖层包括：在自由层上沉积第一镁子层，第一镁子层具有第一厚度，第一厚度在0.2nm至0.4nm的范围内；使氧气以第一流速在第一镁子层之上流动第一持续时间，第一流速在8sccm至40sccm的范围内，第一持续时间在10秒至40秒的范围内；在第一镁子层上沉积第二镁子层，第二镁子层具有第二厚度，第二厚度在0.08nm至0.24nm的范围内；以及使氧气以第二流速在第二镁子层之上流动第二持续时间，第二流速在1sccm至20sccm的范围内，第二持续时间在10秒至40秒的范围内；在第二镁子层上沉积第三镁子层，第三镁子层具有第三厚度，第三厚度在0.08nm至0.24nm的范围内；使氧气以第三流速在第三镁子层之上流动第三持续时间，第三流速在1sccm至20sccm范围内，第三持续时间在10秒至40秒的范围内；在第三镁子层上沉积第四镁子层，第四镁子层具有第四厚度，第四厚度在0.08nm至0.24nm的范围内；使氧气以第四流速在第四镁子层之上流动第四持续时间，第四流速在100sccm至约1000sccm的范围内，第四持续时间在10秒至40秒的范围内；以及在第四镁子层上沉积第五镁子层。在该方法的一些实施例中，第一镁子层、第二镁子层、第三镁子层、第四镁子层和第五镁子层中的每一者通过直流(DC)溅射来沉积。在该方法的一些实施例中，第一镁子层、第二镁子层、第三镁子层、第四镁子层和第五镁子层中的每一者通过原子层沉积(ALD)来沉积。在该方法的一些实施例中，第一镁子层、第二镁子层、第三镁子层、第四镁子层和第五镁子层中的每一者在同一模块中被沉积和氧化，而不在每个沉积和流动步骤之间破坏模块中的真空。在该方法的一些实施例中，第四流速大于第一流速、第二流速和第三流速中的每一者，其中，第四持续时间大于第一持续时间、第二持续时间和第三持续时间中的每一者。

以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。

示例1是一种半导体器件，包括：衬底，包括有源器件；第一金属间电介质IMD层；第一导电特征，延伸穿过所述第一IMD层，所述第一导电特征电气地耦合到所述有源器件；底部电极，位于所述第一导电特征之上；磁性隧道结元件，包括：基准层，位于所述底部电极之上；隧道阻挡层，位于所述基准层之上，所述隧道阻挡层包括氧化镁；自由层，位于所述隧道阻挡层之上；以及帽盖层，位于所述自由层之上，所述帽盖层包括氧化镁，所述帽盖层的氧化镁比所述隧道阻挡层的氧化镁被更多地氧化；顶部电极，位于所述帽盖层之上；第二IMD层，位于所述顶部电极之上；以及第二导电特征，延伸穿过所述第二IMD层，所述第二导电特征接触所述顶部电极。

示例2是示例1所述的器件，还包括：间隔体，围绕所述底部电极和所述磁性隧道结元件；以及第三IMD层，围绕所述间隔体和所述顶部电极；第四IMD层，与所述第一IMD层和所述第三IMD层相邻；以及第三导电特征，延伸穿过所述第四IMD层，所述第三导电特征电气地耦合到所述有源器件。

示例3是示例1所述的器件，其中，所述隧道阻挡层具有相等的镁原子浓度和氧原子浓度。

示例4是示例1所述的器件，其中，所述隧道阻挡层中的氧与镁之比在0.95至1.05的范围内，并且所述隧道阻挡层具有在0.6nm至1.2nm的范围内的厚度。

示例5是示例1所述的器件，其中，所述帽盖层具有的氧原子浓度比镁原子浓度更高。

示例6是示例1所述的器件，其中，所述帽盖层中的氧与镁之比在1.0至1.2的范围内，并且所述帽盖层具有在0.4nm至1.0nm的范围内的厚度。

示例7是一种半导体器件，包括：磁阻式随机存取存储器单元，包括：底部电极；基准层，位于所述底部电极之上；隧道阻挡层，位于所述基准层之上，所述隧道阻挡层包括镁和氧的第一组合物；自由层，位于所述隧道阻挡层之上，所述自由层具有比所述基准层更小的矫顽力；帽盖层，位于所述自由层之上，所述帽盖层包括镁和氧的第二组合物，所述镁和氧的第二组合物具有比所述镁和氧的第一组合物更高的氧原子浓度和更小的镁原子浓度；以及顶部电极，位于所述帽盖层之上。

示例8是示例7所述的器件，还包括：行解码器；字线，将所述行解码器电气地耦合到所述底部电极；列解码器；以及位线，将所述列解码器电气地耦合到所述顶部电极。

示例9是示例7所述的器件，其中，所述镁和氧的第一组合物具有相等的镁原子浓度和氧原子浓度，并且其中，所述镁和氧的第二组合物具有的氧原子浓度高于镁原子浓度。

示例10是示例7所述的器件，其中，所述隧道阻挡层中的氧与镁之比在0.95至1.05的范围内，并且具有在0.6nm至1.2nm的范围内的厚度。

示例11是示例7所述的器件，其中，所述帽盖层中的氧与镁之比在1.0至1.2的范围内，并且具有在0.4nm至1.0nm的范围内的厚度。

示例12是示例7所述的器件，其中，所述帽盖层比所述隧道阻挡层具有更均匀的氧浓度。

示例13是一种用于形成半导体器件的方法，包括：在衬底之上形成底部电极层；在所述底部电极层之上形成接地层；在所述接地层之上形成晶种层；在所述晶种层之上形成基准层；通过射频RF溅射来溅射氧化镁，在所述基准层之上形成隧道阻挡层；在所述隧道阻挡层之上形成自由层；通过对镁进行重复沉积和氧化来在所述自由层之上形成帽盖层；在所述帽盖层之上形成顶部电极层；以及对所述顶部电极层、所述帽盖层、所述自由层、所述隧道阻挡层、所述基准层、所述晶种层、所述接地层和所述底部电极层进行图案化以形成磁阻式随机存取存储器单元。

示例14是示例13所述的方法，其中：所述底部电极层、所述接地层和所述晶种层在第一多靶DC溅射模块中形成；所述基准层在第二多靶DC溅射模块中形成；所述隧道阻挡层在双靶RF溅射模块中形成；所述自由层在第三多靶DC溅射模块中形成；所述帽盖层在单靶DC溅射模块中形成；以及所述顶部电极层在第四多靶DC溅射模块中形成。

示例15是示例14所述的方法，还包括：在形成所述隧道阻挡层之前，在所述双靶RF溅射模块中执行金属粘合工艺。

示例16是示例15所述的方法，其中，形成所述帽盖层包括：在所述自由层上沉积第一镁子层，所述第一镁子层具有第一厚度，所述第一厚度在0.2nm至0.4nm的范围内；使氧气以第一流速在所述第一镁子层之上流动第一持续时间，所述第一流速在8sccm至40sccm的范围内，所述第一持续时间在10秒至40秒的范围内；在所述第一镁子层上沉积第二镁子层，所述第二镁子层具有第二厚度，所述第二厚度在0.08nm至0.24nm的范围内；以及使氧气以第二流速在所述第二镁子层之上流动第二持续时间，所述第二流速在1sccm至20sccm的范围内，所述第二持续时间在10秒至40秒的范围内；在所述第二镁子层上沉积第三镁子层，所述第三镁子层具有第三厚度，所述第三厚度在0.08nm至0.24nm的范围内；使氧气以第三流速在所述第三镁子层之上流动第三持续时间，所述第三流速在1sccm至20sccm范围内，所述第三持续时间在10秒至40秒的范围内；在所述第三镁子层上沉积第四镁子层，所述第四镁子层具有第四厚度，所述第四厚度在0.08nm至0.24nm的范围内；使氧气以第四流速在所述第四镁子层之上流动第四持续时间，所述第四流速在100sccm至约1000sccm的范围内，所述第四持续时间在10秒至40秒的范围内；以及在所述第四镁子层上沉积第五镁子层。

示例17是示例16所述的方法，其中，所述第一镁子层、所述第二镁子层、所述第三镁子层、所述第四镁子层和所述第五镁子层中的每一者通过直流DC溅射来沉积。

示例18是示例16所述的方法，其中，所述第一镁子层、所述第二镁子层、所述第三镁子层、所述第四镁子层和所述第五镁子层中的每一者通过原子层沉积ALD来沉积。

示例19是示例16所述的方法，其中，所述第一镁子层、所述第二镁子层、所述第三镁子层、所述第四镁子层和所述第五镁子层中的每一者在同一模块中被沉积和氧化，而不在每个沉积和流动步骤之间破坏所述模块中的真空。

示例20是示例16所述的方法，其中，所述第四流速大于所述第一流速、所述第二流速和所述第三流速中的每一者，并且其中，所述第四持续时间大于所述第一持续时间、所述第二持续时间和所述第三持续时间中的每一者。