具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示用来使发明的技术思想具体化的装置及方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、结构、配置等特定。

在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字母后的数字用于将以包含相同字母的参照符号的形式被参照且具有相同构成的要素彼此加以区别。在无须将以包含相同字母的参照符号表示的要素相互区别的情况下，这些要素以仅包含相同字母的参照符号的形式被参照。

在本说明书中，“H(High，高)”电平对应于NMOS(N-channel Metal OxideSemiconductor，N通道金属氧化物半导体)晶体管成为接通状态且PMOS(P-channel MetalOxide Semiconductor，P通道金属氧化物半导体)晶体管成为断开状态的电压。“L(Low，低)”电平对应于NMOS晶体管成为断开状态且PMOS晶体管成为接通状态的电压。

[1]第1实施方式

以下说明的实施方式的半导体存储装置是能够将数据非易失地存储的NAND型闪速存储器。首先，对第1实施方式的半导体存储装置10进行说明。

[1-1]构成

[1-1-1]半导体存储装置10的整体构成

图1表示第1实施方式的半导体存储装置10的构成例。如图1所示，第1实施方式的半导体存储装置10具备例如输入输出电路11、寄存器组12、逻辑控制器13、定序器14、就绪/忙碌控制电路15、电压产生电路16、以及平面组PG1及PG2。

输入输出电路11与外部的存储器控制器之间收发例如8比特宽度的输入输出信号I/O1～I/O8。输入输出信号I/O可以包含数据DAT、状态信息STS、地址信息ADD、指令CMD等。另外，输入输出电路11与各平面组PG之间经由数据总线收发数据DAT。

寄存器组12包含状态寄存器12A、地址寄存器12B及指令寄存器12C。状态寄存器12A、地址寄存器12B及指令寄存器12C分别保存状态信息STS、地址信息ADD及指令CMD。

状态信息STS例如基于定序器14的动作状态进行更新。另外，状态信息STS基于来自存储器控制器的指示而从状态寄存器12A传输到输入输出电路11，并输出到存储器控制器。地址信息ADD从输入输出电路11传输到地址寄存器12B，例如可以包含块地址、页地址、列地址等。指令CMD从输入输出电路11传输到指令寄存器12C，包含与半导体存储装置10的各种动作相关的命令。

逻辑控制器13基于从外部的存储器控制器接收到的控制信号，控制输入输出电路11及定序器14。作为这种控制信号，例如使用芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写入保护信号WPn。

芯片使能信号CEn是用来使半导体存储装置10启用的信号。指令锁存使能信号CLE是用来向输入输出电路11通知所接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是用来向输入输出电路11通知所接收到的输入输出信号I/O为地址信息ADD的信号。写入使能信号WEn是用来命令输入输出电路11将输入输出信号I/O输入的信号。读出使能信号REn是用来命令输入输出电路11将输入输出信号I/O输出的信号。写入保护信号WPn是用来在电源的接通断开时将半导体存储装置10设为保护状态的信号。

定序器14控制半导体存储装置1整体的动作。例如，定序器14基于指令寄存器12C中保存的指令CMD、及地址寄存器12B中保存的地址信息ADD，执行读出动作、写入动作、擦除动作等。另外，定序器14包含判定电路DC。

判定电路DC具有作为地址解码器的功能。而且，判定电路DC基于地址信息ADD及指令CMD，产生特定的控制信号。该控制信号例如在半导体存储装置10在擦除动作中接收到指示中断处理的执行的指令时被参照。关于判定电路DC的详细情况，将在下文进行叙述。

就绪/忙碌控制电路15基于定序器14的动作状态，产生就绪/忙碌信号RBn。就绪/忙碌信号RBn是用来向外部的存储器控制器通知半导体存储装置10是就绪状态还是忙碌状态的信号。此外，本说明书中，“就绪状态”表示半导体存储装置10为受理来自存储器控制器的命令的状态，“忙碌状态”表示半导体存储装置10为不受理来自存储器控制器的命令的状态。

电压产生电路16产生读出动作、写入动作、擦除动作等中使用的电压。电压产生电路16例如包含驱动器模块DRM1及DRM2。驱动器模块DRM1对平面组PG1供给电压，驱动器模块DRM2对平面组PG2供给电压。也就是说，平面组PG1及PG2连接于互不相同的电源。

平面组PG包含多个平面PL。平面PL包含将数据非易失地存储的存储单元晶体管的集合。关于平面PL的详细情况，将在下文进行叙述。平面组PG1及PG2可以由定序器14独立地控制。

图2表示第1实施方式的半导体存储装置10所具备的平面组PG的构成例。如图2所示，例如，平面组PG1包含平面PL0～PL7，平面组PG2包含平面PL8～PL15。

在平面组PG1中，例如平面PL0及PL1的组、平面PL2及PL3的组、平面PL4及PL5的组、以及平面PL6及PL7的组分别构成对平面PP0～PP3。

在平面组PG2中，例如平面PL8及PL9的组、平面PL10及PL11的组、平面PL12及PL13的组、以及平面PL14及PL15的组分别构成对平面PP14～PP15。

各对平面PP可以由定序器14独立地控制。另外，在各对平面PP中设置着共有电路SC。共有电路SC是由对平面PP中包含的2个平面PL共有的电路。例如，共有电路SC包含对各平面PL中包含的构成要素供给电压的电源电路。

此外，平面组PG包含的平面PL及对平面PP的个数可以设计成任意个数。另外，构成对平面PP的2个平面PL所共有的共有电路CS并不限定于电源电路，可以包含具有任意功能的电路。

图3表示第1实施方式的半导体存储装置10中的平面PL的构成例。如图3所示，各平面PL例如包含存储单元阵列20、行解码器模块21及感测放大器模块22。

存储单元阵列20包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够将数据非易失地存储的多个存储单元晶体管的集合，例如用作数据的擦除单位。另外，在存储单元阵列20设置着多条位线BL0～BLm(m为1以上的整数)、多条字线、源极线、及阱线。各存储单元晶体管与1条位线及1条字线建立关联。关于存储单元阵列20的详细构成，将在下文进行叙述。

行解码器模块21基于块地址，选择执行各种动作的块BLK。然后，行解码器模块21将从电压产生电路16供给的电压传输到所选择的块BLK内的各种布线。例如，行解码器模块21包含多个行解码器RD0～RDn。行解码器RD0～RDn分别与块BLK0～BLKn建立关联。关于行解码器RD的详细的电路构成，将在下文进行叙述。

感测放大器模块22在读出动作中，从存储单元阵列20读出数据，并将所读出的数据传输到输入输出电路11。另外，感测放大器模块22在写入动作中，基于从输入输出电路11接收到的数据对位线BL施加所需电压。例如，感测放大器模块22包含多个感测放大器组件SAU0～SAUm。感测放大器组件SAU0～SAUm分别与位线BL0～BLm建立关联。关于感测放大器组件SAU的详细的电路构成，将在下文进行叙述。

此外，以上说明的平面PL只要至少包含存储单元阵列20即可。在该情况下，行解码器模块21或感测放大器模块22可以包含在各对平面PP内的共有电路SC中。

[1-1-2]存储单元阵列20的构成

接下来，对第1实施方式的半导体存储装置10中的存储单元阵列20的详细构成进行说明。

(关于存储单元阵列20的电路构成)

图4是第1实施方式的半导体存储装置10中的存储单元阵列20的电路构成的一例，抽选1个块BLK并加以表示。如图4所示，块BLK例如包含4个串组件SU0～SU3。

各串组件SU包含与位线BL0～BLm分别建立关联的多个NAND串NS。NAND串NS例如包含存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。

存储单元晶体管MT包含控制栅极及电荷蓄积层，将数据非易失地存储。选择晶体管ST1及ST2分别使用于各种动作时的串组件SU的选择。

在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。在串联连接的存储单元晶体管MT0～MT7的一端与建立关联的位线BL之间连接着选择晶体管ST1。在串联连接的存储单元晶体管MT0～MT7的另一端连接着选择晶体管ST2的漏极。在选择晶体管ST2的源极连接着源极线CELSRC及阱线CPWELL的各个。

在同一个块BLK中，串组件SU0～SU3中包含的多个选择晶体管ST1各自的栅极分别共通连接于选择栅极线SGD0～SGD3。多个存储单元晶体管MT0～MT7各自的控制栅极分别共通连接于字线WL0～WL7。多个选择晶体管ST2各自的栅极共通连接于选择栅极线SGS。

位线BL0～BLm在多个块BLK间被共有。在与相同的列地址对应的NAND串NS连接着相同的位线BL。字线WL0～WL7分别针对每一个块BLK而设置。源极线CELSRC及阱线CPWELL的各个例如在多个块BLK间被共有。

在1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，包含各自存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU可以根据存储单元晶体管MT存储的数据的比特数而具有2页数据以上的存储容量。

此外，以上说明的存储单元阵列20的电路构成仅为一例，并不限定于此。例如，各块BLK包含的串组件SU的个数可以设计成任意个数。各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2各自的个数可以分别设计成任意个数。字线WL以及选择栅极线SGD及SGS各自的条数分别对应于各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2各自的个数而设计。

(关于存储单元阵列20的截面结构)

图5是第1实施方式的半导体存储装置10中的存储单元阵列20的截面结构的一例，抽选与1个块BLK对应的结构体并加以表示。此外，在以下参照的剖视图中，为了使图易懂，适当省略层间绝缘膜、布线、接点等构成要素。X方向对应于位线BL的延伸方向。Y方向对应于字线WL的延伸方向。Z方向对应于相对于半导体衬底的表面的铅直方向。

如图5所示，供形成存储单元阵列20的区域中例如包含P型阱区域30、绝缘体层33、4层导电体层34、8层导电体层35、4层导电体层36、多个存储器柱MP、导电体层37、38及39、以及多个接点CP。

P型阱区域30设置在半导体衬底的表面附近。P型阱区域30包含相互分离地配置的n⁺杂质扩散区域31及p⁺杂质扩散区域32。n⁺杂质扩散区域31及p⁺杂质扩散区域32分别设置在P型阱区域30的表面附近。

在P型阱区域30上设置着绝缘体层33。在绝缘体层33上设置着相互分离地积层的4层导电体层34。最下层的导电体层34与绝缘体层33设置到n⁺杂质扩散区域31的附近。在最上层的导电体层34的上方设置着相互分离地积层的8层导电体层35。在最上层的导电体层35的上方设置着相互分离地积层的4层导电体层36。在最上层的导电体层36的上方设置着导电体层37。

导电体层34具有沿着XY平面扩展的结构，用作选择栅极线SGS。导电体层35具有沿着XY平面扩展的结构，8层导电体层35从下层起依序分别用作字线WL0～WL7。导电体层36具有沿着Y方向延伸的结构，针对各布线层中对应的每一个串组件SU而分离。导电体层36用作选择栅极线SGD。导电体层37具有在X方向上延伸的结构，在未图示的区域中，多个导电体层37沿Y方向排列。导电体层37用作位线BL。

导电体层38及39分别配置在例如最上层的导电体层36与导电体层37之间的布线层。导电体层38用作源极线CELSRC，导电体层39用作阱线CPWELL。接点CP分别设置在导电体层38与n⁺杂质扩散区域31间、以及导电体层39与p⁺杂质扩散区域32间。导电体层38及39经由接点CP而分别电连接于n⁺杂质扩散区域31及p⁺杂质扩散区域32。

多个存储器柱MP分别贯通(通过)绝缘体层33、4层导电体层34、8层导电体层35、及4层导电体层36的各个。另外，多个存储器柱MP分别包含例如半导体部件40及积层膜41。

半导体部件40例如形成为沿着Z方向延伸的柱状。半导体部件40的侧面由积层膜41覆盖。半导体部件40的下部与P型阱区域30接触。半导体部件40的上部例如经由接点CH而与导电体层37接触。与相同的列地址对应的存储器柱MP内的半导体部件40电连接于相同的导电体层37。此外，半导体部件40与导电体层37之间也可以经由接点或布线等而电连接。

图6是沿着图5的VI-VI线的剖视图，表示包含导电体层35的布线层中的存储器柱MP的截面结构的一例。如图6所示，积层膜41例如包含隧道氧化膜42、绝缘膜43及阻挡绝缘膜44。

隧道氧化膜42包围半导体部件40的侧面。在隧道氧化膜42的侧面设置着绝缘膜43。在绝缘膜43的侧面设置着阻挡绝缘膜44。在阻挡绝缘膜44的侧面接触有导电体层35。此外，在存储器柱MP的中央部也可以设置侧面由半导体部件40包围的绝缘体。

在以上说明的存储单元阵列20的结构中，存储器柱MP与导电体层34交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层35交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。

也就是说，在本例中，1个存储器柱MP作为1个NAND串NS发挥功能。串组件SU由沿Y方向排列的多个存储器柱MP的集合形成。作为NAND串NS中包含的晶体管的电流路径，使用半导体部件40。在选择晶体管ST2设为接通状态的情况下，NAND串NS与源极线CELSRC之间通过形成在P型阱区域30的表面附近的通道而电连接。

此外，以上说明的存储单元阵列20的结构仅为一例，可以适当变更。例如，导电体层35的层数基于字线WL的条数而设计。用作选择栅极线SGS的导电体层34的层数可以设计成任意层数。用作选择栅极线SGD的导电体层36的层数可以设计成任意层数。

(关于存储单元晶体管MT的阈值分布)

图7表示第1实施方式的半导体存储装置10中的存储单元晶体管MT的阈值分布的一例。图7所示的曲线图的纵轴对应于存储单元晶体管MT的个数，横轴对应于存储单元晶体管MT的阈值电压。

如图7所示，在第1实施方式的半导体存储装置10中，根据1个单元组件CU中包含的多个存储单元晶体管MT的阈值电压，可以形成4种阈值分布。也就是说，第1实施方式的半导体存储装置10中的存储单元晶体管MT是能够保存2比特(4值)的数据的MLC(Multi LevelCell，多层单元)。这4种阈值分布例如按照阈值电压由低至高的顺序称为“ER”状态、“A”状态、“B”状态、“C”状态。此外，示出存储单元晶体管MT为MLC的例子，但存储单元晶体管MT也可以是能够保存1比特(2值)的数据的SLC(Single Level Cell，单层单元)。在该情况下，例如也可以削减下述感测放大器模块22中的锁存电路的数量。

在相邻的阈值分布之间的各个分别设定写入动作中使用的验证电压。例如，在“ER”状态与“A”状态之间且“A”状态的附近，设定与“A”状态对应的验证电压AV。同样地，对应于“B”状态及“C”状态而分别设定验证电压BV及CV。在写入动作中，定序器14当侦测存储某数据的存储单元晶体管MT的阈值电压超过与该数据对应的验证电压时，完成该存储单元晶体管MT的程序。

在相邻的阈值分布之间的各个，也分别设定读出动作中使用的读出电压。例如，在“ER”状态及“A”状态间设定读出电压AR。同样地，在“A”状态及“B”状态间设定读出电压BR，在“B”状态及“C”状态间设定读出电压CR。例如，读出电压AR、BR及CR分别设定为低于验证电压AV、BV及CV的电压。存储单元晶体管MT当对栅极施加读出电压时，根据所要存储的数据而成为接通状态或断开状态。

对比最高阈值分布更高的电压设定读通电压Vread。具体来说，读通电压Vread设定为比“C”状态下的最大阈值电压更高的电压。存储单元晶体管MT当对栅极施加读通电压Vread时，无关于存储的数据而成为接通状态。

而且，对以上说明的4种阈值分布分配各不相同的2比特数据。以下，罗列对于阈值分布的数据分配的一例。

“ER”状态：“11(上位比特/下位比特)”数据

“A”状态：“01”数据

“B”状态：“00”数据

“C”状态：“10”数据。

在应用这种数据分配的情况下，由下位比特构成的1页数据(下位页数据)通过使用读出电压BR的读出处理而确定。由上位比特构成的1页数据(上位页数据)通过使用各读出电压AR及CR的读出处理而确定。

[1-1-3]行解码器模块21的电路构成

图8表示第1实施方式的半导体存储装置10中的行解码器模块21的电路构成的一例，也一并表示驱动器模块DRM与存储单元阵列20的关系。如图8所示，行解码器模块21经由多条信号线而连接于驱动器模块DRM。

以下，着眼于与块BLK0对应的行解码器RD0而对行解码器RD的详细的电路构成进行说明。行解码器RD例如包含块解码器BD以及晶体管TR0～TR17。

块解码器BD将块地址解码，并基于解码结果对各传输栅极线TG及bTG施加特定的电压。传输栅极线TG共通连接于晶体管TR0～TR12各自的栅极。对传输栅极线bTG输入传输栅极线TG的反转信号，传输栅极线bTG共通连接于晶体管TR13～TR17各自的栅极。

各晶体管TR0～TR17是高耐压的n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。晶体管TR连接于从驱动器模块DRM布线的信号线与设置在对应的块BLK的布线之间。

具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。

晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。

通过以上构成，行解码器模块21可以选择块BLK。例如，在各种动作时，与所选择的块BLK对应的块解码器BD将“H”电平及“L”电平的电压分别施加到传输栅极线TG及bTG，与非选择的块BLK对应的块解码器BD将“L”电平及“H”电平的电压分别施加到传输栅极线TG及bTG。

此外，以上说明的行解码器模块21的电路构成仅为一例，可以适当变更。例如，行解码器模块21包含的晶体管TR的个数可以设计成基于各块BLK中所设置的布线的条数的个数。图8所示的驱动器模块DRM可以对设置在存储单元阵列20的源极线CELSRC及阱线CPWELL的各个施加电压。

[1-1-4]感测放大器模块22的电路构成

图9是第1实施方式的半导体存储装置10中的感测放大器模块19的电路构成的一例，抽选与1个感测放大器组件SAU对应的电路构成并加以表示。如图9所示，感测放大器组件SAU例如包含感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL。

感测放大器部SA例如在读出动作中，基于对应的位线BL的电压判定读出数据是“0”还是“1”。换句话说，感测放大器部SA感测读出到对应的位线BL的数据，判定所选择的存储单元存储的数据。

各锁存电路SDL、ADL、BDL及XDL暂时保存读出数据或写入数据等。例如，锁存电路XDL可以使用于感测放大器组件SAU与输入输出电路11之间的数据DAT的输入输出。也就是说，锁存电路XDL可以用作半导体存储装置10的高速缓冲存储器。另一方面，锁存电路SDL、ADL及BDL配置在与锁存电路XDL相比更靠近感测放大器部SA的区域，在读出动作、写入动作、擦除动作中可以优先使用。另一方面，锁存电路SDL、ADL及BDL配置在与锁存电路XDL相比更靠近感测放大器部SA的区域，在读出动作、写入动作、擦除动作中可以优先使用。另外，例如，在存储单元晶体管MT为SLC的情况下，也可以不设置锁存电路ADL及BDL。在该情况下，1个感测放大器组件SAU仅包含感测放大器部SA、配置在其附近的锁存电路SDL、以及使用于与输入输出电路11之间的数据DAT的输入输出的锁存电路XDL。

例如，关于半导体存储装置10，即使锁存电路SDL、ADL及BDL在使用中，只要锁存电路XDL(高速缓冲存储器)空闲便可以成为就绪状态。将与锁存电路XDL(高速缓冲存储器)的状态建立关联地定义就绪状态称为“高速缓冲就绪”。关于“高速缓冲就绪”，和与锁存电路XDL以外的内部电路的动作建立关联地定义就绪状态的情况相比，用于半导体存储装置10成为就绪状态的条件得到缓和，因此，可以缩短开始动作并转变为忙碌状态之后再次转变为就绪状态之前的期间。

以下，对感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL各自的详细的电路构成的一例进行说明。例如，感测放大器部SA包含晶体管50～58以及电容器59，锁存电路SDL包含晶体管60及61以及反相器62及63。

晶体管50是PMOS晶体管。各晶体管51、52、54～58、60及61是NMOS晶体管。晶体管53是高耐压的NMOS晶体管。

晶体管50的一端连接于电源线。对连接于晶体管50的一端的电源线施加例如电源电压Vdd。晶体管50的栅极连接于锁存电路SDL的节点INV(SDL)。晶体管51的一端连接于晶体管50的另一端。晶体管51的另一端连接于节点COM。对晶体管51的栅极输入控制信号BLX。晶体管51的另一端连接于节点COM。晶体管52的一端连接于节点COM。对晶体管52的栅极输入控制信号BLC。晶体管53的一端连接于晶体管52的另一端。晶体管53的另一端连接于对应的位线BL。对晶体管53的栅极输入控制信号BLS。

晶体管54的一端连接于节点COM。晶体管54的另一端连接于节点SRC。对节点SRC施加例如接地电压Vss。晶体管54的栅极连接于锁存电路SDL的节点INV(SDL)。晶体管55的一端连接于晶体管50的另一端。晶体管55的另一端连接于节点SEN。对晶体管55的栅极输入控制信号HLL。晶体管56的一端连接于节点SEN。晶体管56的另一端连接于节点COM。对晶体管56的栅极输入控制信号XXL。

晶体管57的一端接地。晶体管57的栅极连接于节点SEN。晶体管58的一端连接于晶体管57的另一端。晶体管58的另一端连接于总线LBUS。对晶体管58的栅极输入控制信号STB。电容器59的一端连接于节点SEN。对电容器59的另一端输入时脉CLK。

在锁存电路SDL中，晶体管60及61各自的一端连接于总线LBUS。晶体管60及61的另一端分别连接于节点INV及LAT。对晶体管60及61的栅极分别输入控制信号STI及STL。反相器62的输入节点与反相器63的输出节点分别连接于节点LAT。反相器62的输出节点与反相器63的输入节点分别连接于节点INV。

锁存电路ADL、BDL及XDL的电路构成例如与锁存电路SDL的电路构成相同。另一方面，对各晶体管60及61输入与锁存电路SDL不同的控制信号。例如，在锁存电路ADL，对晶体管60及61的栅极分别输入控制信号ATI及ATL。另外，锁存电路SDL、ADL、BDL及XDL各自的节点INV及LAT分别独立地设置。

以上说明的各控制信号BLX、BLC、BLS、HLL、XXL、STB、STI、STL、ATI及ATL例如通过定序器14产生。感测放大器部SA判定读出到位线BL的数据的时间基于定序器14使控制信号STB生效的时间。在以下的说明中，“使控制信号STB生效”对应于定序器14使控制信号STB暂时从“L”电平变化为“H”电平。

此外，以上说明的感测放大器模块22的电路构成仅为一例，并不限定于此。例如，感测放大器组件SAU包含的锁存电路的个数可以基于使存储单元晶体管MT存储的数据的比特数而适当变更。根据感测放大器组件SAU的电路构成，也有与“使控制信号STB生效”对应的动作对应于定序器14使控制信号STB暂时从“H”电平变化为“L”电平的动作的情况。

[1-1-5]判定电路DC的电路构成

图10表示第1实施方式的半导体存储装置10中的判定电路DC的电路构成的一例。如图10所示，对判定电路DC输入地址EPG1及EPG2、地址RPG1及RPG2、地址EPP0～EPP7、以及地址RPP0～RPP7。另外，判定电路DC包含AND(与)电路AC0～AC14、OR(或)电路OC0及OC1、反相器INV0～INV2、以及触发器电路FF0～FF2。

各地址EPG1及EPG2是表示半导体存储装置10在前台执行擦除动作的平面组PG的地址信息。地址EPG1及EPG2分别对应于平面组PG1及PG2。

各地址RPG1及RPG2是表示半导体存储装置10在中断处理中执行读出动作的平面组PG的地址信息。地址RPG1及RPG2分别对应于平面组PG1及PG2。

各地址EPG1、EPG2、RPG1及RPG2例如在与所选择的平面组PG对应的情况下成为“H”电平的信号，在与非选择的平面组PG对应的情况下成为“L”电平的信号。

各地址EPP0～EPP7是表示半导体存储装置10在前台执行擦除动作的对平面PP的地址信息。地址EPP0～EPP7分别对应于对平面PP0～PP7。

各地址RPP0～RPP7是表示半导体存储装置10在中断处理中执行读出动作的对平面PP的地址信息。地址RPP0～RPP7分别对应于对平面PP0～PP7。

各地址EPP0～EPP7及RPP0～RPP7例如在与所选择的对平面PP对应的情况下成为“H”电平的信号，在与非选择的对平面PP对应的情况下成为“L”电平的信号。

对AND电路AC0输入地址EPG1及RPG1。对AND电路AC1输入地址EPG2及RPG2。对OR电路OC0输入AND电路AC0及AC1各自的输出信号。

对AND电路AC2输入地址EPP0及RPP0。对AND电路AC3输入地址EPP1及RPP1。对AND电路AC4输入地址EPP2及EPP2。对AND电路AC5输入地址EPP3及RPP3。对AND电路AC6输入地址EPP4及RPP4。对AND电路AC7输入地址EPP5及RPP5。对AND电路AC8输入地址EPP6及RPP6。对AND电路AC9输入地址EPP7及RPP7。对OR电路OC1输入AND电路AC2～AC9各自的输出信号。

对AND电路AC10输入经由反相器INV0的OR电路OC0的输出信号、及经由反相器INV1的OR电路OC1的输出信号。对AND电路AC11输入OR电路OC0的输出信号及经由反相器INV2的OR电路OC1的输出信号。

对AND电路AC12输入AND电路AC10的输出信号。对AND电路AC13输入AND电路AC11的输出信号。对AND电路AC14输入OR电路OC1的输出信号。另外，对各AND电路AC12～AC14输入指令CMD。该指令CMD例如当将特定的指令保存在指令寄存器12C时成为“H”电平的信号。

对触发器电路FF0的输入D输入AND电路AC12的输出信号。对触发器电路FF1的输入D输入AND电路AC13的输出信号。对触发器电路FF2的输入D输入AND电路AC14的输出信号。对触发器电路FF0～FF2各自的时脉输入例如写入使能信号WEn。

各触发器电路FF0～FF2基于输入到输入D的信号与输入到时脉的信号，从输出Q输出控制信号。具体来说，从触发器电路FF0的输出Q输出控制信号DIFFVG。从触发器电路FF1的输出Q输出控制信号SAMEVG。从触发器电路FF2的输出Q输出控制信号SAMEPP。

控制信号DIFFVG是表示在前台执行擦除动作的平面PL与在中断处理中执行读出动作的平面PL之间，平面组PG不同的控制信号。

控制信号SAMEVG是表示在前台执行擦除动作的平面PL与在中断处理中执行读出动作的平面PL之间，平面组PG相同且包含的对平面PP不同的控制信号。

控制信号SAMEPP是表示包含在前台执行擦除动作的平面PL的对平面PP与包含在中断处理中执行读出动作的平面PL的对平面PP相同的控制信号。

在以上说明的判定电路DC的电路构成中，当半导体存储装置10在擦除动作中接收中断处理的命令时，基于在前台执行擦除动作的平面PL的地址与在中断处理中执行读出动作的平面PL的地址，控制信号DIFFVG、SAMEVG及SAMEPP中的任一个控制信号成为“H”电平。

此外，判定电路DC的电路构成并不限定于此，可以设计成任意的电路构成。判定电路DC只要能够基于至少2种地址信息，输出表示执行前台中的动作的平面PL与执行中断处理中的动作的平面PL的关系的信息即可。

[1-2]动作

接下来，对第1实施方式的半导体存储装置10中的读出动作、擦除动作、及擦除动作中的中断处理依序进行说明。

此外，在以下的说明中，将所选择的块BLK称为选择块BLKsel，将非选择的块BLK称为非选择块BLKusel。电压产生电路16对字线WL施加电压对应于电压产生电路16经由信号线CG及行解码器模块21对字线WL施加电压。

[1-2-1]读出动作

图11是表示第1实施方式的半导体存储装置10中的上位页的读出动作的一例的时序图。如图11所示，在上位页的读出动作中，外部的存储器控制器例如将指令“00h”、地址信息“ADD”、及指令“30h”依序发送到半导体存储装置10。

指令“00h”是指定读出动作的指令。指令“30h”是指示读出动作的执行的指令。当接收指令“30h”时，定序器14使半导体存储装置10从就绪状态转变为忙碌状态，并基于所接收到的指令及地址信息开始读出动作。

当读出动作开始时，电压产生电路16对非选择的字线WL施加读通电压Vread，并对所选择的字线WL依序施加读出电压AR及CR。另外，定序器14在将读出电压AR及CR施加至选择字线WLsel的期间，分别使控制信号STB生效。

在各感测放大器组件SAU中，基于读出电压AR的读出结果例如保存在锁存电路ADL中。然后，根据基于读出电压CR的读出结果、及保存在锁存电路ADL的基于读出电压AR的读出结果运算上位页的读出数据，并将运算结果例如保存在锁存电路XDL中。

当上位页的读出数据确定时，定序器14结束读出动作，并使半导体存储装置10从忙碌状态转变为就绪状态。而且，将各感测放大器组件SAU的锁存电路XDL中保存的读出结果基于存储器控制器的指示输出到存储器控制器(图11、“Dout”)。

此外，半导体存储装置10在下位页的读出动作中，也可以与上位页的读出动作同样地执行。读出动作中施加的电压的种类及数量可以根据存储单元晶体管MT存储的数据的比特数或数据的分配而适当变更。读出动作中使用的指令可以适当变更。

[1-2-2]擦除动作

图12是表示第1实施方式的半导体存储装置10中的擦除动作的一例的时序图。如图12所示，在擦除动作中，外部的存储器控制器例如将指令“60h”、地址信息“ADD”、及指令“D0h”依序发送到半导体存储装置10。

指令“60h”是指定擦除动作的指令。指令“D0h”是指示通常的擦除动作的执行的指令。当接收指令“D0h”时，定序器14使半导体存储装置10从就绪状态转变为忙碌状态，并基于所接收到的指令及地址信息开始擦除动作。

在擦除动作中，电压产生电路16对选择块BLKsel内的字线WL施加Vss，对阱线CPWELL施加Vera。Vera是用作擦除电压的高电压。这样一来，在选择块BLKsel内的NAND串NS中在通道-控制栅极间产生电位差，将电荷蓄积层中保存的电子提取到通道。结果，选择块BLKsel内的存储单元晶体管MT的阈值电压降低，并分布在“ER”电平。

接着，定序器14执行擦除验证。具体来说，定序器14使阱线CPWELL的电压从Vera下降到Vss之后，对选择块BLKsel执行使用Vevf的读出动作。Vevf设定为“ER”状态与“A”状态之间的电压。擦除验证成功的存储单元晶体管MT的阈值电压分布在“ER”状态。Vevf例如施加至与选择块BLKsel对应的所有字线WL。

如果擦除验证成功，那么定序器14结束擦除动作，使半导体存储装置10从忙碌状态转变为就绪状态。此外，擦除验证可以块BLK为单位执行，也可以串组件SU为单位执行。在擦除验证失败的情况下，定序器14也可以再次执行选择相同的块BLK的擦除动作。

以上说明的擦除动作例如可以分类为升压期间、擦除期间、降压期间、及擦除验证期间。升压期间对应于时刻t0及t1间的期间(图12、(1))，是阱线CPWELL的电压从Vss上升到Vera的期间。擦除期间对应于时刻t1及t2间的期间(图12、(2))，是主要提取电荷蓄积层中保存的电子的期间。降压期间对应于时刻t2及t3间的期间(图12、(3))，是阱线CPWELL的电压从Vera下降到Vss的期间。擦除验证期间对应于时刻t3及t4间的期间(图12、(4))，是执行擦除验证的期间。这些期间在说明下述中断处理的执行时间时被使用。

[1-2-3]擦除动作中的中断处理

第1实施方式的半导体存储装置10在擦除动作中从外部的存储器控制器接收到读出动作的指示时，适当中断擦除动作而执行中断处理。该中断处理的执行时间可以基于执行擦除动作的平面PL与执行读出动作的平面PL的关系而考虑多种。

例如，在中断处理中，平面PL0～PL15例如分类为相同电源组、不同电源组、及同一对平面。相同电源组是包含在与所选择的平面PL相同的平面组PG中且为不同的对平面PP的平面PL的集合。不同电源组是包含在与所选择的平面PL不同的平面组PG中的平面PL的集合。同一对平面是包含在相同的对平面PP中的平面PL的集合。

图13、图14、图15分别表示第1实施方式的半导体存储装置10的擦除动作中的所选择的平面PL与其它平面PL的关系的一例。图13、图14、图15分别对应于选择1个平面PL、2个平面PL、4个平面PL的情况。

在图13所示的一例中，选择平面PL0作为擦除对象。在该情况下，平面PL2～PL7包含在相同电源组中。平面PL8～PL15包含在不同电源组中。平面PL0及PL1包含在同一对平面中。

在图14所示的一例中，选择平面PL0及PL1、即对平面PP0作为擦除对象。在该情况下，平面PL2～PL7包含在相同电源组中。平面PL8～PL15包含在不同电源组中。平面PL0及PL1包含在同一对平面中。

在图15所示的一例中，选择平面PL0、PL1、PL8及PL9、即对平面PP0及PP4作为擦除对象。在该情况下，平面PL2～PL7及PL10～PL15包含在相同电源组中。平面PL0、PL1、PL8及PL9包含在同一对平面中。在本例中，不存在包含在不同电源组中的平面PL。

如上所述，在第1实施方式的半导体存储装置10中，对应于所选择的平面PL的数量及部位而适当实施分组。此外，执行擦除动作的平面PL的数量及组合并不限定于以上说明的组合，可以设定为任意的数量及组合。

另外，第1实施方式的半导体存储装置10为了高速地执行中断处理，而执行使用与利用图12说明的擦除动作不同的指令的擦除动作。在该擦除动作中，定序器14开始擦除动作之后使半导体存储装置10转变为就绪状态，半导体存储装置10以就绪状态进行擦除动作。这种擦除动作可以像所述“高速缓冲就绪”那样缩短转变为忙碌状态之后再次转变为就绪状态之前的期间，例如称为高速缓冲擦除动作。第1实施方式的半导体存储装置10基于所述分组、及在高速缓冲擦除动作中接收到读出指令的时间，适当执行中断处理。

以下，对选择相同电源组的中断处理、选择不同电源组的中断处理、及选择同一对平面的中断处理依序进行说明。此外，以下，作为中断处理，将与擦除动作并行地执行的读出动作称为后台读出，将中断擦除动作而执行的读出动作称为暂停读出。

[1-2-3-1]选择相同电源组的中断处理

图16表示第1实施方式的半导体存储装置10中的高速缓冲擦除动作与选择相同电源组的平面的中断处理的指令序列及时序图的一例。此外，各种动作前的控制信号DIFFVG、SAMEVG及SAMEPP分别为“L”电平。

如图16所示，首先，存储器控制器例如将指令“60h”、地址信息“ADD”及指令“D3h”依序发送到半导体存储装置10。指令“D3h”是指示高速缓冲擦除动作的执行的指令。

接收指令“D3h”时，定序器14使半导体存储装置10从就绪状态转变为忙碌状态。然后，定序器14基于所接收到的指令及地址信息，开始与利用图12说明的动作相同的擦除动作(图16、“Erase(擦除)”)。

开始擦除动作时，定序器14使半导体存储装置10从忙碌状态转变为就绪状态。这样一来，半导体存储装置10以就绪状态依序执行与图12所示的期间(1)～(4)对应的处理。

在半导体存储装置10为就绪状态且擦除动作结束之前，存储器控制器例如将指令“00h”、地址信息“ADD”及指令“30h”依序发送到半导体存储装置10。该地址信息“ADD”包含指定对于执行擦除动作的平面PL的相同电源组的平面PL的信息。

接收指令“30h”时，定序器14使半导体存储装置10从就绪状态转变为忙碌状态。然后，定序器14基于所接收到的指令及地址信息、以及判定电路DC产生的控制信号，开始中断处理的读出动作(图16、“Read(读出)”)。

在本例中，对判定电路DC输入指定相同电源组的平面PL的地址信息。因此，控制信号SAMEVG成为“H”电平，各控制信号DIFFVG及SAMEPP维持“L”电平。

也就是说，定序器14基于控制信号SAMEVG为“H”电平这一情况，与擦除动作并行地执行选择相同电源组的平面PL的后台读出。后台读出的详细动作由于与例如利用图11说明的读出动作相同，所以省略说明。

后台读出结束时，定序器14使半导体存储装置10从忙碌状态转变为就绪状态。此时，判定电路DC输出的控制信号SAMEVG例如基于该读出动作相关的处理已完成这一情况而恢复为“L”电平。存储器控制器当侦测在指示读出动作之后半导体存储装置10已成为就绪状态时，使半导体存储装置10输出读出数据(图16、“Dout”)。

接收到读出数据之后，存储器控制器例如将指令“48h”发送到半导体存储装置10。指令“48h”是向半导体存储装置10通知中断处理结束的指令。接收指令“48h”时，定序器14继续执行擦除动作。

此外，半导体存储装置10由于以就绪状态执行擦除动作，所以，在擦除动作结束时也保持就绪状态而不变化。与此相对，存储器控制器在执行写入动作或对于其它块BLK的擦除动作等时，执行状态读取。在状态读取时，存储器控制器例如将指令“70h”发送到半导体存储装置10。半导体存储装置10接收指令“70h”时，将包含表示擦除动作是否结束的信息的状态信息STS输出到存储器控制器。由此，存储器控制器可以确认半导体存储装置10的擦除动作是否结束。

以上说明的执行后台读出的时间可以基于擦除动作的进展状况而变化。以下，对在第1实施方式的半导体存储装置10中执行后台读出的时间的一例说明多种情况。

(在升压期间接收到读出指令的情况)

图17、图18、图19分别表示第1实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的升压期间接收到读出指令时的动作。

此外，在以下参照的同样的附图中分别表示与擦除动作对应的前台动作的期间、与中断处理的读出动作对应的后台动作的期间、及施加到执行擦除动作的平面PL的阱线CPWELL的电压的一例。

在图17所示的一例中，半导体存储装置10在升压期间(图17、(1))接收读出指令(例如“30h”)时，立即开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，不暂停擦除动作，便开始后台读出。也就是说，在本例中，并行地执行前台的擦除动作中的升压期间的处理与后台读出的处理。

在图18所示的一例中，半导体存储装置10在升压期间(图18、(1))接收读出指令(例如“30h”)时，使阱线CPWELL的升压停止而立即开始后台读出。在执行后台读出的期间，阱线CPWELL的电压例如维持为停止升压的时间点的状态。然后，当后台读出结束时，半导体存储装置10重新开始阱线CPWELL的升压。也就是说，在本例中，前台的擦除动作中的升压期间的处理在执行后台读出的处理的期间停止，并基于后台读出的处理已结束这一情况而重新开始。

在图19所示的一例中，半导体存储装置10在升压期间(图19、(1))接收读出指令(例如“30h”)时，等待升压期间的结束之后开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，暂停升压期间的后台读出，并基于升压期间已结束这一情况而开始后台读出。也就是说，在本例中，以前台的擦除动作中的升压期间的处理与后台读出的处理不重叠的方式执行。

(在擦除期间接收到读出指令的情况)

图20及图21分别表示第1实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的擦除期间接收到读出指令时的动作。

在图20所示的一例中，半导体存储装置10在擦除期间(图20、(2))接收读出指令(例如“30h”)时，立即开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，不暂停擦除动作，便开始后台读出。也就是说，在本例中，并行地执行前台的擦除动作中的擦除期间的处理与后台读出的处理。

在图21所示的一例中，半导体存储装置10在擦除期间(图21、(2))接收读出指令(例如“30h”)时，等待擦除期间的结束之后开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，暂停擦除期间的后台读出，并基于擦除期间已结束这一情况而开始后台读出。也就是说，在本例中，以前台的擦除动作中的擦除期间的处理与后台读出的处理不重叠的方式执行。

(在降压期间接收到读出指令的情况)

图22及图23分别表示第1实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的降压期间接收到读出指令时的动作。

在图22所示的一例中，半导体存储装置10在降压期间(图22、(3))接收读出指令(例如“30h”)时，立即开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，不暂停擦除动作，便开始后台读出。也就是说，在本例中，并行地执行前台的擦除动作中的降压期间的处理与后台读出的处理。

在图23所示的一例中，半导体存储装置10在降压期间(图23、(3))接收读出指令(例如“30h”)时，等待降压期间的结束之后开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，暂停降压期间中的后台读出，并基于降压期间已结束这一情况而开始后台读出。也就是说，在本例中，以前台的擦除动作中的降压期间的处理与后台读出的处理不重叠的方式执行。

(在擦除验证期间接收到读出指令的情况)

图24及图25分别表示第1实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的擦除验证期间接收到读出指令时的动作。

此外，在以下参照的同样的附图中，例示在擦除验证期间以串组件SU为单位执行擦除验证时的动作。例如，在某个块BLK中，擦除验证按照串组件SU0～SU3的顺序执行。另外，1循环的擦除验证中的读出动作表示为“Evfy”，侦测动作表示为“Edet”。在侦测动作中，基于之前执行的擦除验证中的读出动作的结果，判定该串组件SU的擦除验证是否成功。

在图24所示的一例中，半导体存储装置10在擦除验证期间(图24、(4))接收读出指令(例如“30h”)时，立即开始后台读出。换句话说，半导体存储装置10接收到读出指令之后，不暂停擦除动作，便开始后台读出。也就是说，在本例中，并行地执行前台的擦除动作中的擦除验证期间的处理与后台读出的处理。

在图25所示的一例中，半导体存储装置10在擦除验证期间(图25、(4))接收读出指令(例如“30h”)时，等待1循环的擦除验证的结束之后开始后台读出。换句话说，半导体存储装置10在执行在接收到读出指令的时间点执行的1循环的擦除验证的期间，暂停后台读出。然后，半导体存储装置10基于1循环的擦除验证已结束这一情况而开始后台读出。当后台读出结束时，半导体存储装置10重新开始对于下一个串组件SU的擦除验证。

具体来说，例如在执行对于串组件SU1的擦除验证的期间接收读出指令时，半导体存储装置10暂停后台读出直到对于串组件SU1的擦除验证(也就是说，读出动作“Evfy”与侦测动作“Edet”的组)结束为止。

然后，半导体存储装置10基于串组件SU1中的擦除验证的侦测动作已结束这一情况而开始后台读出。然后，半导体存储装置10基于后台读出已结束这一情况而开始对于串组件SU2的擦除验证。像这样，在本例中，以前台的擦除动作中的1循环的擦除验证的处理与后台读出的处理不重叠的方式执行。

[1-2-3-2]选择不同电源组的中断处理

图26表示第1实施方式的半导体存储装置10中的高速缓冲擦除动作与选择不同电源组的平面的中断处理的指令序列及时序图的一例。

如图26所示，选择不同电源组的平面的中断处理中的动作相对于利用图16说明的选择相同电源组的平面的中断处理中的动作而言，成为“H”电平的控制信号的种类不同。

具体来说，在本例中，对判定电路DC输入指定不同电源组的平面PL的地址信息。因此，控制信号DIFFVG成为“H”电平，控制信号SAMEVG及SAMEPP分别维持“L”电平。

如果在擦除动作中接收读出指令(例如“30h”)，那么定序器14基于控制信号DIFFVG为“H”电平这一情况，与擦除动作并行地执行选择不同电源组的平面PL的后台读出。

然后，当后台读出结束时，定序器14使半导体存储装置10从忙碌状态转变为就绪状态。此时，判定电路DC输出的控制信号DIFFVG例如基于该读出动作相关的处理已完成这一情况而恢复为“L”电平。图26中的其它动作由于与例如利用图16说明的指令序列及时序图相同，所以省略说明。

此外，选择不同电源组的后台读出也可以不暂停地执行。也就是说，选择不同电源组的后台读出可以在前台的擦除动作的任意期间立即执行。并不限定于此，选择不同电源组的后台读出也可以在与选择相同电源组的后台读出相同的时间执行。

[1-2-3-3]选择同一对平面的中断处理

图27表示第1实施方式的半导体存储装置10中的高速缓冲擦除动作与选择同一对平面的中断处理的指令序列及时序图的一例。

如图27所示，选择同一对平面的中断处理中的动作相对于利用图16说明的选择相同电源组的平面的中断处理中的动作而言，成为“H”电平的控制信号与执行擦除动作的期间不同。

具体来说，在本例中，对判定电路DC输入指定同一对平面的地址信息。因此，控制信号SAMEPP成为“H”电平，控制信号DIFFVG及SAMEVG分别维持“L”电平。

如果在擦除动作中接收读出指令(例如“30h”)，那么定序器14基于控制信号SAMEPP为“H”电平这一情况，中断前台的擦除动作，执行选择同一对平面的暂停读出。暂停读出的详细动作由于与例如利用图11说明的读出动作相同，所以省略说明。

暂停读出结束时，定序器14使半导体存储装置10从忙碌状态转变为就绪状态。此时，判定电路DC输出的控制信号SAMEPP例如基于该读出动作相关的处理已完成这一情况而恢复为“L”电平。存储器控制器侦测在指示读出动作之后半导体存储装置10已成为就绪状态时，使半导体存储装置10输出读出数据(图27、“Dout”)。

接收到读出数据之后，存储器控制器例如将指令“48h”发送到半导体存储装置10。接收指令“48h”时，定序器14重新开始擦除动作。

以上说明的执行暂停读出的时间可以基于擦除动作的进展状况而变化。以下，对在第1实施方式的半导体存储装置10中执行暂停读出的时间的一例说明多种情况。

(在擦除期间接收到读出指令的情况)

图28、图29、图30及图31分别表示第1实施方式的半导体存储装置10中的选择同一对平面的平面PL的暂停读出的执行时间的一例，对应于半导体存储装置10在擦除动作的擦除期间接收到读出指令时的动作。

此外，在图28、图29、图30及图31中分别表示擦除期间的步骤数。在本例中，半导体存储装置10基于擦除期间已执行“0”～“9”步骤这一情况而结束擦除期间。另外，在图29、图30及图31所示的一例中，在擦除期间执行1次中断处理，将擦除动作分割成第1期间与第2期间。

在图28所示的一例中，半导体存储装置10在擦除期间(图28、第1期间(2))接收读出指令(例如“30h”)时，首先，执行擦除期间直到特定步骤为止，使擦除处理完成。然后，半导体存储装置10基于已使阱线CPWELL的电压下降到Vss这一情况而开始暂停读出。当暂停读出结束时，存储器控制器发送指令“48h”。半导体存储装置10接收指令“48h”时，定序器14重新开始擦除动作，开始擦除验证期间的处理。换句话说，半导体存储装置10接收读出指令时，在擦除期间的处理与降压期间的处理结束之后且擦除验证期间之前执行暂停读出。

在图29所示的一例中，半导体存储装置10在擦除期间(图29、第1期间(2))接收读出指令(例如“30h”)时，立即中断擦除动作，开始暂停读出。具体来说，半导体存储装置10例如当在擦除期间的“5”步骤的处理的中途接收到读出指令时，立即使阱线CPWELL的电压下降(图29、第1期间(3))。然后，当阱线CPWELL的电压下降到Vss时，半导体存储装置10执行对于同一对平面的暂停读出。

当暂停读出结束时，存储器控制器发送指令“48h”。半导体存储装置10接收指令“48h”时，定序器14重新开始擦除动作，使阱线CPWELL的电压上升(图29、第2期间(1))。当阱线CPWELL的电压上升到Vera时，定序器14从擦除动作中断的时间点的计数重新开始擦除期间的计数。也就是说，在本例中，定序器14从“5”步骤的处理重新开始擦除期间的处理。然后，定序器14基于在擦除期间“9”步骤的处理已完成这一情况而结束擦除期间的处理，并移行到擦除验证期间的处理。

在图30所示的一例中，半导体存储装置10在擦除期间(图30、第1期间(2))接收读出指令(例如“30h”)时，基于读出指令接收时的步骤的处理已结束这一情况而中断擦除动作，开始后台读出。换句话说，半导体存储装置10接收读出指令时，在擦除期间1步骤的处理结束之前暂停中断处理，然后开始暂停读出。

具体来说，半导体存储装置10例如当在擦除期间的“5”步骤的处理的中途接收到读出指令时，在“5”步骤的处理完成之前继续处理期间。然后，半导体存储装置10在“5”步骤的处理完成时，使阱线CPWELL的电压下降(图30、第1期间(3))。当阱线CPWELL的电压下降到Vss时，半导体存储装置10执行对于同一对平面的暂停读出。

当暂停读出结束时，存储器控制器发送指令“48h”。如果半导体存储装置10接收指令“48h”，那么定序器14重新开始擦除动作，使阱线CPWELL的电压上升(图30、第2期间(1))。当阱线CPWELL的电压上升到Vera时，定序器14从第1期间的最后的循环推进，重新开始擦除期间的处理。也就是说，在本例中，定序器14从“5”步骤的下一“6”步骤的处理重新开始。然后，定序器14基于在擦除期间“9”步骤的处理已完成这一情况而结束擦除期间的处理，移行到擦除验证期间的处理。

在图31所示的一例中，半导体存储装置10在擦除期间(图31、第1期间(2))接收读出指令(例如“30h”)时，基于对于读出指令接收时的步骤的下一步骤的处理已结束这一情况而中断擦除动作，开始后台读出。换句话说，半导体存储装置10接收读出指令时，在擦除期间2步骤的处理结束之前暂停中断处理，然后开始暂停读出。

具体来说，半导体存储装置10例如当在擦除期间的“5”步骤的处理的中途接收到读出指令时，在“5”步骤的下一“6”步骤的处理完成之前继续处理期间。然后，半导体存储装置10当“6”步骤的处理完成时，使阱线CPWELL的电压下降(图31、第1期间(3))。当阱线CPWELL的电压下降到Vss时，半导体存储装置10执行对于同一对平面的暂停读出。

当暂停读出结束时，存储器控制器发送指令“48h”。如果半导体存储装置10接收指令“48h”，那么定序器14重新开始前台的擦除动作，使阱线CPWELL的电压上升(图31、第2期间(1))。当阱线CPWELL的电压上升到Vera时，定序器14从第1期间的最后的循环推进，重新开始擦除期间的处理。也就是说，在本例中，定序器14从“6”步骤的下一“7”步骤的处理重新开始。然后，定序器14基于在擦除期间已计数“9”步骤这一情况而结束擦除期间的处理，移行到擦除验证期间的处理。

此外，接收读出指令之后中断擦除动作之前的步骤数可以设定为任意数值。另外，半导体存储装置10根据中断该擦除动作之前的步骤数、及接收到读出指令的时间，也可以将擦除期间处理到最后才开始中断处理。

例如，在图30所示的一例中，半导体存储装置10当在“9”循环的处理的中途接收到读出指令时，也可以在“9”循环的处理完成之后执行中断处理。在图31所示的一例中，半导体存储装置10当在“8”或“9”循环的处理的中途接收到读出指令时，也可以在“9”循环的处理完成之后执行中断处理。

(在擦除验证期间接收到读出指令的情况)

图32及图33分别表示第1实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的擦除验证期间接收到读出指令时的动作。

在图32所示的一例中，半导体存储装置10在擦除验证期间(图32、(4))接收读出指令(例如“30h”)时，在对于作为擦除验证对象的所有串组件SU的擦除验证完成之后开始中断处理(读出动作)。换句话说，半导体存储装置10使在接收到读出指令的时间点执行的擦除验证期间的处理完成之后，执行暂停读出。

具体来说，例如在执行对于串组件SU1的擦除验证的期间接收读出指令时，半导体存储装置10暂停中断处理，直到对于各串组件SU1、SU2及SU3的擦除验证结束为止。然后，半导体存储装置10当串组件SU3中的擦除验证的侦测动作结束时，基于接收到指令“48h”这一情况而开始中断处理。此外，在本例中，由于在开始中断处理的时间点擦除动作已结束，所以可以省略利用图27说明的基于指令“48h”的擦除动作的重新开始处理。

在图33所示的一例中，半导体存储装置10在擦除验证期间(图33、(4))接收读出指令(例如“30h”)时，立即开始暂停读出。换句话说，半导体存储装置10中断在接收到读出指令的时间点执行的擦除验证期间的处理，执行暂停读出。然后，当暂停读出结束时，存储器控制器发送指令“48h”。当半导体存储装置10接收指令“48h”时，后退并重新开始中断的擦除验证的循环。也就是说，半导体存储装置10重新执行中断的擦除验证的循环。

具体来说，例如在执行对于串组件SU1的擦除验证的期间接收读出指令时，半导体存储装置10立即执行暂停读出。然后，当暂停读出结束时，半导体存储装置10重新再次执行对于串组件SU1的擦除验证。

此外，半导体存储装置10执行选择同一对平面的暂停读出的时间并不限定于以上说明的例子。例如，半导体存储装置10也可以像利用图25所说明的那样，基于1循环的擦除验证已结束这一情况而执行同一对平面的暂停读出。

[1-3]第1实施方式的效果

根据以上说明的第1实施方式的半导体存储装置10，可以改善半导体存储装置10的等待时间。以下，使用比较例对第1实施方式的详细效果进行说明。

图34表示第1实施方式的比较例的擦除动作中的暂停读出中的指令序列及时序图的一例。如图34所示，在第1实施方式的比较例中，首先，执行利用图11说明的擦除动作，半导体存储装置10转变为忙碌状态。然后，存储器控制器在半导体存储装置10执行擦除动作的期间，从外部的主机设备接收读出动作的命令时，将指令“FFh”发送到半导体存储装置10。指令“FFh”是对半导体存储装置10指示处理中的动作的暂停的指令。

半导体存储装置10当接收指令“FFh”时暂停擦除动作，当暂停处理完成时转变为就绪状态。这样一来，存储器控制器基于半导体存储装置10已成为就绪状态这一情况，例如将指令“00h”、地址信息“ADD”、指令“30h”发送到半导体存储装置10。

半导体存储装置10当接收指令“30h”时转变为忙碌状态，并基于所接收到的指令等执行读出动作(暂停读出)。半导体存储装置10当暂停读出结束时转变为就绪状态，基于存储器控制器的指示将读出数据“Dout”输出到存储器控制器。

存储器控制器当读出数据的接收完成时，例如继续将指令“27h”及与中断的擦除动作相同的指令集发送到半导体存储装置10。指令“27h”是指示半导体存储装置10重新开始暂停的动作的指令。半导体存储装置10当接收指令“D0h”时转变为忙碌状态，重新开始擦除动作。

像以上说明的第1实施方式的比较例那样执行暂停读出时，在执行暂停读出的期间不进行擦除动作。因此，在第1实施方式的比较例中，擦除动作会延迟进行。另外，在第1实施方式的比较例中，存储器控制器使半导体存储装置10暂停之后发送读出动作的指令，因此，这些处理时间会影响等待时间的降低。

与此相对，第1实施方式的半导体存储装置10使用高速缓冲擦除动作，所述高速缓冲擦除动作对擦除动作的执行使用指令“D3h”且以就绪状态进行擦除动作。而且，第1实施方式的半导体存储装置10当在擦除动作的中途接收到中断处理的读出动作的指示时，基于执行擦除动作的平面PL与中断处理中选择的平面PL的关系性，变更中断处理的执行方法。

例如，在中断处理中选择相同电源组的平面PL的情况及选择不同电源组的平面PL的情况的各个情况下，半导体存储装置10并行地执行前台的擦除动作与中断处理的读出动作。在中断处理中选择同一对平面的情况下，半导体存储装置10暂停前台的擦除动作之后，执行中断处理的读出动作。

进而，在第1实施方式的半导体存储装置10中，基于接收到读出指令的时间与擦除动作的进行状态，适当调节中断处理的执行时间而执行中断处理。

例如，在中断处理中选择相同电源组的平面PL的情况下，半导体存储装置10在接收到读出指令时不暂停地执行中断处理。在该情况下，半导体存储装置10可以将中断处理的读出数据最快发送到存储器控制器。

在中断处理中选择相同电源组的平面PL的情况下，半导体存储装置10接收读出指令时，使中断处理暂停特定期间之后执行。在该情况下，半导体存储装置10可以在中断处理的读出动作中抑制因前台执行的擦除动作产生的相同电源组的电源噪声的影响。

在中断处理中选择不同电源组的平面PL的情况下，认为因擦除动作产生的电源噪声的影响小。因此，半导体存储装置10通过响应读出指令的接收而不暂停地执行中断处理，可以始终维持良好的等待时间。

在中断处理中选择同一对平面的情况下，半导体存储装置10接收到读出指令时，在特定时间暂停擦除动作以执行中断处理。例如，在想要使等待时间优先的情况下，半导体存储装置10接收读出指令时立即暂停擦除动作而执行中断处理。另一方面，与等待时间一并，也想要确保擦除动作进行的情况下，半导体存储装置10通过在接收到读出指令时以特定期间暂停读出处理，可以抑制擦除动作的后退。

如上所述，第1实施方式的半导体存储装置10通过以就绪状态进行擦除动作，不使用暂停的指令“FFh”便可以执行中断处理。另外，第1实施方式的半导体存储装置10无须极力停止擦除动作便可以执行中断处理的读出动作，且在暂停擦除动作的情况下也可以抑制对擦除动作的影响。

结果，第1实施方式的半导体存储装置10可以相较比较例的中断处理的读出动作更早地将读出数据输出到存储器控制器。也就是说，第1实施方式的半导体存储装置10相较比较例的中断处理的读出动作，可以改善等待时间。

此外，第1实施方式中说明的中断处理也可以连续地执行。在该情况下，存储器控制器在接收到中断处理的读出数据之后，不发行指令“48h”，而继续指示半导体存储装置10执行读出动作。而且，存储器控制器当一系列中断处理结束时，将指令“48h”发送到半导体存储装置10，使擦除动作重新开始。

连续的中断处理中选择的平面PL不受电源组(例如相同电源组、不同电源组、同一对平面)的制约。例如，如果在连续的中断处理中选择同一对平面，那么在执行该中断处理之后发行指令“48h”之前，暂停半导体存储装置10的擦除动作。另外，在连续地执行选择相同电源组的中断处理与选择同一对平面的中断处理的情况下，前者的处理不暂停地执行，但在接收到指示后者的处理的指令时，在特定时间暂停擦除动作。在该情况下，暂停的擦除动作也可以通过将指令“48h”发送到半导体存储装置10而重新开始。

[2]第2实施方式

第2实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同。第2实施方式的半导体存储装置10相对于第1实施方式而言，擦除动作的擦除期间的动作不同。以下，对第2实施方式的半导体存储装置10说明与第1实施方式的不同点。

[2-1]擦除动作

图35是表示第2实施方式的半导体存储装置10中的擦除动作的一例的时序图。如图35所示，第2实施方式中的擦除动作相对于第1实施方式中利用图12说明的擦除动作而言，擦除期间的动作不同。

具体来说，在擦除期间，电压产生电路使阱线CPWELL的电压通过多次升高而上升到Vera。在图35中，阱线CPWELL的电压的升高量表示为Vdelta，擦除期间的阱线CPWELL的电压的变化表示为步骤S0～S3。

此外，擦除期间的开始时间点(时刻t1)的阱线CPWELL的电压可以设定为任意电压。另外，擦除期间的阱线CPWELL的电压的升高数可以设定为任意次数，升高量可以设定为任意电压。施加到阱线CPWELL的擦除期间的升高中途的电压也可以称为擦除电压。

第2实施方式的半导体存储装置10当指令“D0h”替换为指令“D3h”时，可以执行与图35相同的擦除动作作为高速缓冲擦除动作。第2实施方式中的擦除动作的其它动作由于与第1实施方式的擦除动作相同，所以省略说明。

[2-2]擦除动作中的中断处理

以上说明的第2实施方式中的擦除动作也可以应用于第1实施方式中说明的中断处理中在前台执行的擦除动作。该情况下执行的中断处理的执行时间可以全部应用第1实施方式中说明的中断处理的执行时间。另外，在使用第2实施方式中的擦除动作的情况下，在选择相同电源组的平面PL的后台读出中，可以执行与第1实施方式不同的动作。

图36表示第2实施方式的半导体存储装置10中的选择相同电源组的平面PL的后台读出的执行时间的一例，对应于半导体存储装置10在擦除动作的擦除期间接收到读出指令时的动作。

在图36所示的一例中，半导体存储装置10在擦除期间(图20、(2))接收读出指令(例如“30h”)时，立即开始后台读出。然后，在执行后台读出的期间，半导体存储装置10停止阱线CPWELL的电压的升高。也就是说，在执行后台读出的期间，维持阱线CPWELL的电压。当后台读出结束时，半导体存储装置10重新开始擦除期间的处理，重新开始阱线CPWELL的电压的升高。

具体来说，在擦除期间的步骤S2中接收到读出指令的时，半导体存储装置10立即开始后台读出。然后，在执行后台读出的期间，阱线CPWELL的电压维持步骤S2中的电压。当后台读出结束时，重新开始阱线CPWELL的电压的升高。其它动作由于与例如利用图20说明的动作相同，所以省略说明。

[2-3]第2实施方式的效果

如上所述，第2实施方式的半导体存储装置10可以使用与第1实施方式不同的擦除动作，与第1实施方式同样地执行擦除动作中的中断处理。因此，第2实施方式的半导体存储装置10可以获得与第1实施方式相同的效果，可以改善等待时间。

此外，第1实施方式中说明的擦除动作与第2实施方式中说明的擦除动作可以由半导体存储装置10区分使用。这些擦除动作例如也可以根据擦除动作中选择的块BLK而区分使用，可以适当区分使用。这些擦除动作可以根据存储器控制器发行的指令而区分使用，半导体存储装置10也可以基于特定的条件而区分使用。

[3]第3实施方式

第3实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同。第3实施方式的半导体存储装置10使用特殊指令而区分使用第1实施方式中执行选择同一对平面的中断处理的时间。以下，对第3实施方式的半导体存储装置10说明与第1及第2实施方式的不同点。

[3-1]擦除动作中的中断处理

图37及图38分别表示第3实施方式的半导体存储装置10中的高速缓冲擦除动作与选择同一对平面的中断处理的指令序列及时序图的一例。如图37及图38所示，第3实施方式中的动作相对于第1实施方式中利用图27说明的动作而言，指令序列与中断处理(暂停读出)后擦除动作重新开始的时间不同。

在图37所示的一例中，存储器控制器对应于中断处理的读出动作，将指令“xxh”、指令“00h”、地址信息“ADD”、及指令“30h”依序发送到半导体存储装置10。指令“xxh”是指示半导体存储装置10以第1条件执行中断处理的指令。半导体存储装置10当接收指令“30h”时，在第1实施方式中说明的时间中断擦除动作，开始中断处理的读出动作。图37中之后的动作与利用图27说明的动作相同。

另一方面，在图38所示的一例中，存储器控制器对应于中断处理的读出动作，将指令“yyh”、指令“00h”、地址信息“ADD”、及指令“30h”依序发送到半导体存储装置10。指令“yyh”是指示半导体存储装置10以与第1条件不同的第2条件执行中断处理的指令。半导体存储装置10当接收指令“30h”时，使擦除动作完成之后，继续执行中断处理(暂停读出)。此时，半导体存储装置10从擦除动作继续维持忙碌状态，当暂停读出结束时，从忙碌状态转变为就绪状态。

[3-2]第3实施方式的效果

如上所述，第3实施方式的半导体存储装置10通过区分使用指令，可以变更使中断处理的读出数据输出的时间。例如，存储器控制器在紧急需要数据的情况下，使用第1条件下的指令序列，在需要数据的时间充裕的情况下，使用第2条件下的指令序列。

也就是说，第3实施方式的半导体存储装置10通过区分使用指令，可以执行等待时间不同的中断处理。结果，第3实施方式的半导体存储装置10可以根据需要抑制因中断处理引起的擦除动作的效率降低。

[4]变化例等

实施方式的半导体存储装置＜例如图1、10＞包含多个平面＜例如图2、PL＞与定序器＜例如图1、14＞。多个平面分别具有多个作为存储单元的集合的块。定序器执行第1动作及比第1动作短的第2动作。定序器当接收指示第1动作的执行的第1指令集时执行所述第1动作。定序器在执行第1动作的期间接收指示第2动作的执行的第2指令集时，基于作为第1动作对象的块的地址与作为第2动作对象的块的地址，暂停第1动作而执行第2动作＜例如图16、图26＞、或与第1动作并行地执行第2动作＜例如图27＞。由此，可以改善半导体存储装置的等待时间。

所述实施方式中说明的半导体存储装置10例如可以用作与存储器控制器组合的存储器系统。图39是表示包含第1实施方式的半导体存储装置10的存储器系统1的一例的框图。如图39所示，存储器系统1例如包含半导体存储装置10-1～10-4、存储器控制器2、及DRAM(Dynamic Random Access Memory，动态随机存取存储器)3。

各半导体存储装置10-1～10-4具有与半导体存储装置10相同的构成。存储器控制器2连接于各半导体存储装置10-1～10-4，可以与所述实施方式的动作的说明中使用的外部的存储器控制器同样地动作。另外，存储器控制器2基于外部的主机设备4的命令动作。DRAM3连接于存储器控制器2，例如用作存储器控制器2的外部存储区域。此外，存储器系统1中包含的半导体存储装置10的个数可以设计成任意个数。DRAM3也可以内置在存储器控制器2。所述实施方式中说明的动作可以由存储器系统1执行。

在所述实施方式中，对半导体存储装置10在执行擦除动作的期间执行读出动作作为中断处理的情况进行了例示，但并不限定于此。例如，半导体存储装置10也可以在执行写入动作或读出动作的期间，像所述实施方式中所说明的那样执行中断处理。另外，中断处理中执行的动作并不限定于读出动作，也可以执行擦除动作或写入动作。在该情况下，输入到判定电路DC的地址EPG及EPP对应于前台的动作中的地址信息，输入到判定电路DC的地址RPG及RPP对应于中断处理的动作中的地址信息。

在所述实施方式中，对半导体存储装置10在擦除动作中执行中断处理时使用指令“48h”使擦除动作重新开始的情况进行了例示，但并不限定于此。例如，半导体存储装置10也可以将通过中断处理的读出动作所获得的读出数据输出到存储器控制器之后，自发地重新开始擦除动作。换句话说，半导体存储装置10也可以构成为无关于存储器控制器的指示而重新开始擦除动作。

在所述实施方式中，对平面组PG包含对平面PP的情况进行了例示，但平面组PG也可以不包含对平面PP。在该情况下，平面组PG包括独立的多个平面PL。在这种情况下，半导体存储装置10也可以执行所述实施方式中说明的动作，可以获得与所述实施方式相同的效果。

所述实施方式中说明的中断处理中的动作时间可以由使用者选择。半导体存储装置10也可以保存这些动作时间相关的参数，基于该参数变更动作时间。另外，中断处理中的动作时间也可以根据前台的动作对应的地址与中断处理的动作对应的地址的关系、或前台的动作与中断处理的动作的组合等而在半导体存储装置10内自动地切换。

在所述实施方式中，对1个存储单元晶体管MT存储2比特数据的情况进行了例示，但1个存储单元晶体管MT也可以存储1比特数据，还可以存储3比特以上的数据。另外，对于存储单元晶体管MT的阈值电压的分布的数据的分配可以设定为任意分配。在这种情况下，半导体存储装置10也可以执行所述实施方式的动作，也可以获得相同的效果。

在所述实施方式中，说明所使用的各指令“xxh”及“yyh”可以替换成任意指令。另外，关于其它指令，也可以适当替换成其它指令。另外，对与读出动作相关的指令从指令“00h”开始的情况进行了例示，但也可以在指令“00h”之前追加指定要读出的页的比特的指令。

所述实施方式中的存储单元阵列20也可以是其它构成。关于其它存储单元阵列20的构成，例如分别记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日申请的美国专利申请12/407,403号、题为“三维积层非易失性半导体存储器”的在2009年3月18日申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请12/532,030号中。这些专利申请的全部内容以参照的形式引用在本申请的说明书中。

在所述实施方式中，以设置在存储单元阵列20的存储单元晶体管MT为三维积层结构的情况为例进行了说明，但并不限定于此。例如，存储单元阵列20的构成也可以是存储单元晶体管MT二维地配置的平面NAND闪速存储器。在这种情况下，也可以实现所述实施方式，也可以获得相同的效果。

在所述实施方式中，块BLK也可以不是擦除单位。关于其它擦除动作，分别记载在题为“非易失性半导体存储装置”的在2011年9月18日申请的美国专利申请13/235,389号、题为“非易失性半导体存储装置”的在2010年1月27日申请的美国专利申请12/694,690号中。这些专利申请的全部内容以参照的形式引用在本申请的说明书中。

在本说明书中，“指令集”表示与某动作对应的指令及地址信息的组。半导体存储装置10当从存储器控制器接收指令集时，基于该指令集开始动作。

在本说明书中，“连接”表示电连接，不排除例如在中间介置其它元件。另外，在本说明书中，“断开状态”表示对相对应的晶体管的栅极施加小于该晶体管的阈值电压的电压，不排除例如流通晶体管的漏电流之类的微小电流。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。