具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

下面将参考附图对本申请的实施例进行详细地描述。

图1是根据本申请实施方式的放电电路100的框图。如图1所示，放电电路100包括：共栅输入模块110、驱动电流模块120、第一电阻R1以及放电开关管Qdis。

共栅输入模块110包括第一输入支路111和第二输入支路112。第一输入支路111的第一端连接至放电电源端Vdis，第二输入支路112的第一端连接至供电电源端Vdd。供电电源端Vdd可为存储器的供电电源端并为控制线例如字线或者位线提供供电电压。放电电源端Vdis可为存储器中的存储单元对应的控制线，例如字线或者位线。在通过控制线施加高电压对存储单元执行例如编程操作后，需对存储单元对应的控制线放电，因而存储单元对应的控制线可相当于放电电源端。并且在放电电源端Vdis放电过程中，放电电源端Vdis可等效为串联的电容和电阻。

驱动电流模块120为共栅输入模块110中的第一输入支路111提供第一驱动电流I1，为第二输入支路112提供第二驱动电流I2。示例性地，驱动电流模块120可连接于共栅输入模块110和接地端之间，可使第一驱动电流I1和第二驱动电流I2分别流经共栅输入模块110中的第一输入支路111和第二输入支路112。换言之，共栅输入模块110可通过驱动电流模块120使第一输入支路111和第二输入支路112接地，从而使第一输入支路111和第二输入支路112与接地端形成电路回路。

第一电阻R1连接于供电电源端Vdd和放电电源端Vdis之间，可保证在放电开关管Qdis导通的情况下，放电电源端Vdis与供电电源Vdd之间形成具有阻抗的电路回路，从而避免供电电源端Vdd与放电电源端Vdis直接连接，进而确保供电电源端Vdd的器件的处于其安全工作区，并且能够避免在放电电源端Vdis放电过程中，影响供电电源端Vdd的电压稳定性。

放电开关管Qdis的控制端连接至第一输入支路111的第二端，其第一端连接至放电电源端Vdis，其第二端连接至接地端，，并被配置为控制放电电源端Vdis和接地端连接。示例性地，放电开关管Qdis的控制端可连接至第一输入支路111的第二端和驱动电流模块120之间，并根据第一输入支路111的第二端的电压控制放电电源端Vdis和接地端连接。换言之，在放电开关管Qdis导通的情况下，放电电源端Vdis通过放电开关管Qdis接地，从而使放电电源端Vdis放电。

可以理解的是，共栅输入模块110中的第二输入支路112与供电电源端Vdd连接，可使供电电源端Vdd、第二输入支路112以及驱动电流模块120形成电路回路。在放电电源端Vdis执行放电操作过程中，由于第一输入支路111和第二输入支路112为共栅输入对，放电电源端Vdis的电压值和供电电源端Vdd的电压值在满足预定条件的情况下，可使放电电源端Vdis、第一输入支路111以及驱动电流模块120形成电路回路，从而使连接于第一输入支路111的第二端的放电开关管Qdis的控制端的电压值改变，并且能够使放电开关管Qdis导通，进而使放电电源端Vdis与接地端Vss连接，实现放电电源端Vdis的主动放电。

根据本申请实施方式的提供的放电电路，通过为放电电源端提供放电路径，能够实现放电电源端的主动放电，并且由于放电电源端通过该放电路径直接与接地端连接，放电电源端的放电强度取决于放电路径的负载和控制线的等效电阻。此外，通过在放电电源端和供电电源端设置电阻，避免放电电源端在放电过程中与供电电源端直接连接，从而确保供电电源端的器件的处于其安全工作区，并且能够避免在放电电源端放电过程中，影响供电电源端的电压稳定性。

在一些实施方式中，在放电电源端Vdis的电压值和供电电源端Vdd的电压值满足Vdis＞Vdd的情况下，放电电源端Vdis可通过第一输入支路111和驱动电流模块120形成电路回路，从而使放电开关管Qdis导通，并且使放电电源端Vdis和接地端Vss连接。在该实施方式中，第一输入支路111的第一端的电压值应大于第二输入支路112的第一端的电压值。换言之，在共栅输入模块110中的第一输入支路111导通的情况下，第一输入支路111的第一端的电压值应大于供电电源端Vdd的电压值，才能够确保共栅输入模块110中的第一输入支路111接通，从而确保放电电源端Vdis通过第一支路111和驱动电流模块120形成电路回路。

图2是图1中示出的放电电路100的示例性的电路图。如图2所示，共栅输入模块110中的第一输入支路111可包括第一晶体管Q1，第二输入支路112可包括第二晶体管Q2。第一晶体管Q1和第二晶体管Q2的控制端连接，第二晶体管Q2的控制端与第二晶体管Q2的第二端连接。第一晶体管Q1的第一端连接至放电电源端Vdis，第二晶体管Q2的第一端连接至供电电源端Vdd。第一晶体管Q1的第二端被施加第一驱动电流I1，第二晶体管Q2的第二端被施加第二驱动电流I2。可选地，第一晶体管Q1和第二晶体管Q2为相匹配的PMOS晶体管或者PNP型晶体管。由于互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)的匹配情况较优，因此本申请实施方式中的第一晶体管Q1和第二晶体管Q2利用CMOS器件实现。并且第一晶体管Q1和第二晶体管Q2的第一端为源极端，第一晶体管Q1和第二晶体管Q2的第二端为漏极端。

在一些实施方式中，驱动电流模块120可包括：第三晶体管Q3和第四晶体管Q4。第三晶体管Q3和第四晶体管Q4的第二端与接地端Vss连接，第三晶体管Q3和第四晶体管Q4的控制端彼此连接，并用于接收控制电压，第四晶体管Q4的第一端与第二晶体管Q2的第二端连接，第三晶体管Q3的第一端与第一晶体管Q1的第二端连接。可选地，第三晶体管Q3和第四晶体管Q4均为NMOS晶体管或者NPN型晶体管。同样地，由于互补金属氧化物半导体的匹配情况较优，因此本申请实施方式中的第三晶体管Q3和第四晶体管Q4利用CMOS器件实现。并且第三晶体管Q3和第四晶体管Q4的第一端为漏极端，第三晶体管Q3和第四晶体管Q4的第二端为源极端。在控制电压施加至第三晶体管Q3和第四晶体管Q4的控制端后，可使第三晶体管Q3和第四晶体管Q4导通，并提供第一驱动电流I1和第二驱动电流I2。

在一些实施方式中，驱动电流模块120还可通过任意一种电流镜电路实现为第一晶体管Q1提供第一驱动电流I1，为第二晶体管Q2提供第二驱动电流I2，本申请对驱动电流模块120中的电流镜像结构不做具体地限定。可以理解的是，在驱动电流模块120采用电流镜电路实现的情况下，第一驱动电流I1和第二驱动电流I2可为参考电流的镜像电流。当第一输入支路111中的第一晶体管Q1导通时，放电电源端Vdis可通过第一晶体管Q1和第三晶体管Q3与接地端连接，从而形成电路回路。放电电源端Vdis经过第一晶体管Q1分压后的电压值可使放电开关管Qdis导通，从而使放电电源端Vdis通过放电开关管Qdis与接地端Vss连接，进而实现放电电源端Vdis的主动放电。

应当理解的是，第一驱动电流I1和第二驱动电路I2的电流值可相同也可不同，本申请对此不作具体地限定。并且可通过选用不同性能参数的第三晶体管Q3和第四晶体管Q4使第一驱动电流I1和第二驱动电流I2的电流值不同。

在一些实施方式中，放电开关管Qdis可为NMOS晶体管或者NPN型晶体管。本申请实施方式中放电开关管Qdis利用CMOS器件实现。并且放电开关管Qdis的源极端接地，放电开关管Qdis的漏极端连接至放电电源端Vdis。在放电电源端Vdis通过第一晶体管Q1和第三晶体管Q3与接地端连接并形成电路回路的情况下，放电电源端Vdis经过第一晶体管Q1分压后的电压值(放电开关管Qdis的栅极端的电压值)与放电开关管Qdis的源极端的电压值的差值可大于放电开关管Qdis的阈值电压，从而使放电开关管Qdis导通，进而使放电电源端Vdis通过放电开关管Qdis与接地端连接，使放电电源端Vdis放电。

可以理解的是，本申请实施方式中共栅输入模块110、驱动电流模块120以及主控开关管Qdis的具体电路结构以及元件类型本申请不做具体地限定，只要满足经过共栅输入模块110的第一输入支路111分压的电压值能够使主控开关管Qdis控制放电电源端Vdis与接地端Vss接通均在本申请的保护范围内。

图3是本申请另一实施方式的放电电路100’的框图。如图3所示，本申请实施方式的放电电路100’与放电电路100相比还包括第二电阻R2。由于放电电路100’中的其他电路结构与放电电路100中所描述的电路结构完全相同，因而本申请省略了放电电路100’中其他电路结构的描述，并采用相同的附图标记指代相同的电路结构。

第二电阻R2连接于第一输入支路111的第一端和放电电源端Vdis之间。换言之，第一输入支路111通过第二电阻R2与放电电源端Vdis连接。具体地，第二电阻R2的一端连接至放电电源端Vdis，第二电阻R2的另一端连接至第一支路111。

相似地，在放电电源端Vdis执行放电操作中，由于第一输入支路111和第二输入支路112为共栅输入对，放电电源端Vdis的电压值、供电电源端Vdd的电压值、第一驱动电流I1以及第二电阻R2在满足预定条件的情况下，可使放电电源端Vdis、第一输入支路111以及驱动电流模块120形成电路回路，从而使连接于第一输入支路111的第二端的放电开关管Qdis的控制端的电压值改变，并且能够使放电开关管Qdis导通，进而使放电电源端Vdis与接地端Vss连接，实现放电电源端Vdis的主动放电。

在一些实施方式中，在放电电源端Vdis的电压值、供电电源端Vdd的电压值、第一驱动电流I1的电流值以及第二电阻R2的电阻值在满足Vdis＞Vdd+I1×R2的情况下，放电电源端Vdis可通过第二电阻R2、第一输入支路111以及驱动电流模块120形成电路回路，从而使放电开关管Qdis导通，并且使放电电源端Vdis和接地端Vss连接。在该实施方式中，第一输入支路111与第二电阻R2相连接的一端的电压值应大于第二支路112与供电电源端Vdd相连接的一端的电压值。换言之，在共栅输入模块110中的第一输入支路111导通的情况下，第一输入支路111与第二电阻R2相连接的一端的电压值应大于供电电源端Vdd的电压值，才能够确保共栅输入模块110中的第一输入支路111接通，从而确保放电电源端Vdis通过第二电阻R2、第一输入支路111以及驱动电流模块120形成电路回路。在放电电源端Vdis通过第二电阻R2、第一输入支路111以及驱动电流模块120形成电路回路的情况下，由于驱动电流模块120将第一驱动电流I1施加至第一输入支路111，流经第二电阻R2的电流也应为第一驱动电流I1，第二电阻R2的电压分压应为I1×R2。因而，第二电阻R2与放电电源端Vdis相连接的一端的电压值应大于Vdd+I1×R2，换言之，在满足条件式Vdis＞Vdd+I1×R2的情况下，共栅输入模块110的第一输入支路111接通，从而使放电电源端Vdis通过第二电阻R2、第一输入支路111以及驱动电流模块120形成电路回路，进而使放电开关管导通，并实现放电电源端Vdis的主动放电。

在一些实施方式中，第二电阻R2的电阻值可根据放电电源端Vdis需要放电至目标电压值的具体数值进行调整。基于上文中所描述的放电电源端Vdis的电压值需要满足的条件式，通过合理地设定第二电阻R2的电阻值可使放电电源端Vdis放电至需要的目标电压值。值得注意的是，还可通过合理地设定第一驱动电流I1的电流值，使放电电源端Vdis放电至需要的目标电压值。

在现有的放电电源端与供电电源端直接连接，从而使放电电源端放电的方式中，放电电源端的放电能力相对固定，进而也无法根据放电路径上器件的工艺偏差而对放电电源端放电的目标电压值进行适应性调整，并且放电电源端的放电强度取决于放电路径上的器件的导通电阻。本申请实施方式提供的放电电路能够至少部分解决上述技术问题，通过调整第二电阻R2的电阻值可使放电电源端Vdis放电至预设的目标电压值，从而提高目标电压值对于器件的工艺偏差的适应性。同时，通过调整放电电源端放电的目标电压值可提高放电电源端(控制线)对应的存储单元的可靠性。

示例性地，第二电阻R2的电阻值可为0～20KΩ，从而使放电电源端Vdis放电至目标电压值处于对应的2.2～2.5V电压区间。应注意的是，当第二电阻R2的电阻值为零时，本申请实施方式中的放电电路100’可与放电电路100具有相同的电路结构。

图4是图3中示出的放电电路100’的示例性的电路图。如图4所示，共栅输入模块110中的第一输入支路111可包括第一晶体管Q1，第二输入支路112可包括第二晶体管Q2。第一晶体管Q1和第二晶体管Q2的控制端连接，第二晶体管Q2的控制端与第二晶体管Q2的第二端连接。第一晶体管Q1的第一端连接至第二电阻R2，第二晶体管Q2的第一端连接至供电电源端Vdd。第一晶体管Q1的第二端被施加第一驱动电流I1，第二晶体管Q2的第二端被施加第二驱动电流I2。可选地，第一晶体管Q1和第二晶体管Q2为相匹配的PMOS晶体管或者PNP型晶体管。由于互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)的匹配情况较优，因此本申请实施方式中的第一晶体管Q1和第二晶体管Q2利用CMOS器件实现。第一晶体管Q1和第二晶体管Q2的第一端为源极端，第一晶体管Q1和第二晶体管Q2的第二端为漏极端。

在一些实施方式中，驱动电流模块120可包括：第三晶体管Q3和第四晶体管Q4。第三晶体管Q3和第四晶体管Q4的第二端与接地端Vss连接，第三晶体管Q3和第四晶体管Q4的控制端彼此连接，并用于接收控制电压，第四晶体管Q4的第一端与第二晶体管Q2的第二端连接，第三晶体管Q3的第一端与第一晶体管Q1的第二端连接。可选地，第三晶体管Q3和第四晶体管Q4均为NMOS晶体管或者NPN型晶体管。同样地，由于互补金属氧化物半导体的匹配情况较优，因此本申请实施方式中的第三晶体管Q3和第四晶体管Q4利用CMOS器件实现。并且第三晶体管Q3和第四晶体管Q4的第一端为漏极端，第三晶体管Q3和第四晶体管Q4的第二端为源极端。在控制电压施加至第三晶体管Q3和第四晶体管Q4的控制端后，可使第三晶体管Q3和第四晶体管Q4导通，并分别提供第一驱动电流I1和第二驱动电流I2。

在一些实施方式中，驱动电流模块120还可通过任意一种电流镜电路实现为第一晶体管Q1的第二端提供第一驱动电流I1，为第二晶体管Q2的第二端提供第二驱动电流I2，本申请对驱动电流模块120中的电流镜像结构不做具体地限定。可以理解的是，在驱动电流模块120采用电流镜电路实现的情况下，第一驱动电流I1和第二驱动电流I2可为参考电流源的镜像电流。当第一输入支路111中的第一晶体管Q1导通时，放电电源端Vdis可通过第二电阻R2、第一晶体管Q1以及第三晶体管Q3与接地端连接，从而形成电路回路。放电电源端Vdis经过第二电阻R2和第一晶体管Q1后分压后的电压值可使放电开关管Qdis导通，从而使放电电源端Vdis通过放电开关管Qdis与接地端Vss连接，进而实现放电电源端Vdis的主动放电。

在一些实施方式中，放电开关管Qdis可为NMOS晶体管或者NPN型晶体管。本申请实施方式中放电开关管Qdis利用CMOS器件实现。并且放电开关管Qdis的源极端接地，放电开关管Qdis的漏极端连接至放电电源端Vdis。在放电电源端Vdis通过第二电阻R2、第一晶体管Q1以及第三晶体管Q3与接地端连接并形成电路回路的情况下，放电电源端Vdis经过第二电阻R2和第一晶体管Q1分压后的电压值(放电开关管Qdis的栅极端的电压值)与放电开关管Qdis的源极端的电压值的差值可大于放电开关管的阈值电压，从而使放电开关管Qdis导通，进而使放电电源端Vdis通过放电开关管Qdis与接地端连接，使放电电源端Vdis放电。

图5是根据本申请实施方式的放电控制电路系统10的框图。如图5所示，放电控制电路系统10包括如上文中所描述放电电路100’以及主控开关管Qmc。由于上文中详细地描述了放电电路100’的结构和原理，本申请在此不再赘述。此外，应理解的是，放电控制电路系统10中的放电电路100’可由上文中任意实施方式所述描述的放电电路代替，本申请在此不做具体地限定。

在该实施方式中，驱动电流模块120可具有输入控制端SW。示例性地，参考图4，驱动电流模块120中的第四晶体管Q4和/或第三晶体管Q3的控制端可为驱动电流模块120的输入控制端SW(未示出)。

主控开关管Qmc连接于放电电源端Vdis和放电电路100’之间，并且主控开关管Qmc的控制端与输入控制端SW连接。输入控制端SW可用于触发驱动电流模块120为第一输入支路111提供第一驱动电流I1以及为第二输入支路112提供第二驱动电流I2，从而控制放电电源端Vdis通过放电电路100’实现主动放电。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。