阅读说明：本技术 非易失性存储器装置 (Non-volatile memory device ) 是由 南尚完 千毅贤 闵丙俊 于 2020-01-09 设计创作，主要内容包括：提供了一种非易失性存储器装置。该非易失性存储器装置包括：第一存储器块,包括沿与基底垂直的方向堆叠的多个单元晶体管,所述多个单元晶体管与多条地选择线、多条字线和多条串选择线互连；块选择电路,与所述多条地选择线、所述多条字线和所述多条串选择线连接,并响应于块选择信号而将相应的驱动电压分别提供给所述多条地选择线、所述多条字线和所述多条串选择线；以及块未选择电路,仅与所述多条串选择线中的特定串选择线连接,并响应于块未选择信号而将截止电压仅提供给特定串选择线。(A non-volatile memory device is provided. The nonvolatile memory device includes: a first memory block including a plurality of cell transistors stacked in a direction perpendicular to a substrate, the plurality of cell transistors interconnected with a plurality of ground select lines, a plurality of word lines, and a plurality of string select lines; a block selection circuit connected to the plurality of ground selection lines, the plurality of word lines, and the plurality of string selection lines, and supplying corresponding driving voltages to the plurality of ground selection lines, the plurality of word lines, and the plurality of string selection lines, respectively, in response to a block selection signal; and a block non-selection circuit connected only to a specific string selection line among the plurality of string selection lines and supplying an off-voltage only to the specific string selection line in response to a block non-selection signal.)

非易失性存储器装置

本申请要求于2019年3月26日在韩国知识产权局提交的第10-2019-0034572号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

在此描述的发明构思的实施例涉及一种半导体存储器，更具体地，涉及一种非易失性存储器装置。

背景技术

半导体存储器装置被分类为当电源断开时其中存储的数据消失的易失性存储器装置(诸如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))以及即使当电源断开时也保留其中存储的数据的非易失性存储器装置(诸如，闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM))。

闪存装置正被广泛地用作高容量存储介质。现在，随着三维闪存装置的发展，正在提高闪存装置的集成度，并且正在开发用于控制具有提高的集成度的闪存装置的各种技术。

发明内容

发明构思的实施例提供一种能够通过减小非易失性存储器装置的***电路(具体地，行解码器)的面积来降低成本的非易失性存储器装置。

根据示例性实施例，一种非易失性存储器装置包括：第一存储器块，包括沿与基底垂直的方向堆叠的多个单元晶体管，所述多个单元晶体管与多条地选择线、多条字线和多条串选择线互连；块选择电路，与所述多条地选择线、所述多条字线和所述多条串选择线连接，并响应于与第一存储器块对应的块选择信号而将相应的驱动电压分别提供给所述多条地选择线、所述多条字线和所述多条串选择线；以及块未选择电路，仅与所述多条串选择线中的特定串选择线连接，并响应于与第一存储器块不对应的块未选择信号而将截止电压仅提供给特定串选择线。特定串选择线的数量可小于所述多条串选择线的数量。

根据示例性实施例，一种非易失性存储器装置包括：第一单元串，包括多个第一单元晶体管，所述多个第一单元晶体管在共源线与第一位线之间串联连接并且沿与基底垂直的方向彼此堆叠；第二单元串，包括多个第二单元晶体管，所述多个第二单元晶体管在共源线与第一位线之间串联连接并且沿与基底垂直的方向彼此堆叠；块选择电路，通过多条信号线与第一单元串和第二单元串连接，并响应于块选择信号而将相应的驱动电压提供给所述多条信号线；以及块未选择电路，仅与所述多条信号线中的特定信号线连接，并响应于块未选择信号而将截止电压提供给特定信号线。所述多条信号线中的除了特定信号线之外的剩余信号线包括与第一单元串连接的至少一条第一串选择线以及与第二单元串连接的至少一条第二串选择线。

根据示例性实施例，一种非易失性存储器装置包括：第一存储器块，包括沿与基底垂直的方向堆叠的多个单元晶体管，所述多个单元晶体管与多条串选择线、多条字线和多条地选择线互连；块解码器，分别基于与第一存储器块对应的第一地址以及与第一存储器块不对应的第二地址，使块选择信号和块未选择信号激活，第一地址和第二地址从外部装置被接收；多个路径晶体管，响应于块选择信号的激活而将相应的驱动电压分别提供给所述多条串选择线、所述多条字线和所述多条地选择线；以及多个未选择路径晶体管，响应于块未选择信号的激活而将截止电压提供给所述多条串选择线中的特定串选择线。所述多个未选择路径晶体管的数量小于所述多条串选择线的数量。

附图说明

通过参照附图详细描述发明构思的示例性实施例，发明构思的以上和其他目的和特征将变得清楚。

图1是示出根据发明构思的实施例的非易失性存储器装置的框图。

图2是示出包括在图1的非易失性存储器装置的存储器单元阵列中的多个存储器块中的第一存储器块的电路图。

图3是示出根据示例实施例的图1的非易失性存储器装置的行解码器的图。

图4是示出根据示例实施例的图1的非易失性存储器装置的操作的流程图。

图5是详细示出根据示例实施例的图3的行解码器的配置的图。

图6是示出根据示例实施例的图5的行解码器的编程偏置的图。

图7是用于描述根据示例实施例的图1的非易失性存储器装置的操作的图。

图8是示出根据示例实施例的图1的非易失性存储器装置的行解码器的图。

图9A是示出根据示例实施例的图1的非易失性存储器装置的行解码器的图。

图9B是用于描述根据示例实施例的图9A的行解码器的配置的图。

图10是示出根据发明构思的实施例的第三存储器块的电路图。

图11A至图11D是示出根据发明构思的实施例的行解码器的图。

图12是示出根据发明构思的实施例的包括非易失性存储器装置的存储系统的框图。

具体实施方式

以下，发明构思的实施例可被详细并且清楚地描述到使本领域普通技术人员容易地实现发明构思的程度。

图1是示出根据发明构思的实施例的非易失性存储器装置的框图。

参照图1，非易失性存储器装置100可包括存储器单元阵列110和***电路120。为了便于描述，以下，将给出作为非易失性存储器装置100是NAND闪存装置的描述，但是发明构思不限于此。

存储器单元阵列110可包括多个存储器块(BLK)。每个存储器块可包括多个单元串。多个单元串中的每个可包括多个串联连接的单元晶体管，多个串联连接的单元晶体管与串选择线SSL、字线WL和地选择线GSL连接。

在一个示例性实施例中，存储器单元阵列110的单元晶体管可沿与半导体基底垂直的方向堆叠。例如，存储器单元阵列110可包括三维存储器块。

***电路120可包括行解码器121、电压生成器122、控制逻辑电路123和输入/输出电路(I/O电路)124。在一个示例性实施例中，存储器单元阵列110可形成在半导体基底的单元区域中，***电路120可形成在半导体基底的与单元区域物理地分离的***区域中。可选地，***电路120可形成在半导体基底上，并且存储器单元阵列110可堆叠在***电路120上。例如，非易失性存储器装置100可以以***上单元(COP)结构形成。然而，发明构思不限于此。例如，非易失性存储器装置100可以以各种形状来实现。

行解码器121可通过串选择线SSL、字线WL和地选择线GSL来与存储器单元阵列110连接。行解码器121可从外部装置(例如，存储器控制器或主机装置)接收地址ADDR。在一个示例性实施例中，地址ADDR可包括各种地址信息，诸如，块地址、行地址、列地址等。行解码器121可对接收的地址ADDR进行解码以控制串选择线SSL、字线WL和地选择线GSL的电压。

电压生成器122可生成非易失性存储器装置100操作所需的各种电压(例如，多个编程电压、多个验证电压、多个通过电压、多个选择读取电压、多个非选择读取电压以及多个块选择电压)。从电压生成器122生成的电压可被提供给行解码器121。

控制逻辑电路123可从外部装置(例如，存储器控制器或主机装置)接收命令CMD或控制信号CTRL，并且可基于接收的命令CMD或接收的控制信号CTRL来控制行解码器121、电压生成器122和输入/输出电路124。

输入/输出电路124可通过多条位线BL来与存储器单元阵列110连接。输入/输出电路124可通过多条位线BL读取存储在存储器单元阵列110中的数据DATA，并且可将读取的数据DADA输出到外部装置。可选地，输入/输出电路124可从外部装置接收数据DATA，并且可通过多条位线BL将接收的数据DATA存储在存储器单元阵列110中。

尽管在图1中未示出，但是输入/输出电路124可包括通过多条位线BL连接到存储器单元阵列110的列解码器。列解码器可从外部装置接收列地址，并且可对接收的列地址进行解码以控制多条位线BL。输入/输出电路124还可包括连接到多条位线BL的页缓冲器，以暂时存储从外部装置接收的数据或通过多条位线BL从存储器单元阵列110读取的数据。

在一个示例性实施例中，非易失性存储器装置100可以以特定单元(例如，块单元、子块单元、字线单元或页单元)进行操作。例如，当对非易失性存储器装置100的第一字线执行基于页的编程操作时，行解码器121可基于从外部装置接收的地址ADDR(具体地，块地址)，选择包括在存储器单元阵列110中的多个存储器块中的至少一个存储器块。行解码器121可基于从外部装置接收的地址ADDR(具体地，行地址)来控制串选择线SSL、字线WL和地选择线GSL，使得对选择的存储器块的第一字线执行编程操作。

在一个示例性实施例中，多个存储器块可共享位线BL。例如，在编程操作期间，位线电压可被提供给多个存储器块中的除了选择的存储器块之外的剩余的存储器块(即，未选择的存储器块)。未选择的存储器块的特定单元晶体管(例如，串选择晶体管)可截止，使得位线电压不被施加到未选择的存储器块。行解码器121可向与特定串选择晶体管连接的控制线(例如，串选择线SSL中的一部分)提供特定电压，使得特定单元晶体管截止。例如，当串选择线SSL的数量为Y时，串选择线SSL中的一部分的数量(例如，X)等于或大于1且小于Y。在此，X可以是等于或大于1的正整数，Y可以是大于X且等于或大于2的正整数。

在一个示例性实施例中，根据发明构思的实施例的行解码器121可将特定电压仅提供给未选择的存储器块的串选择线中的特定串选择线。在这种情况下，因为不必将特定电压施加到未选择的存储器块的所有串选择线，所以行解码器121的尺寸可减小。将参照附图更精确地描述根据发明构思的实施例的行解码器121的配置。

图2是示出包括在图1中的存储器单元阵列110中的多个存储器块中的第一存储器块的电路图。在一个示例性实施例中，将参照图2描述三维结构的第一存储器块BLK1，但是发明构思不限于此。例如，存储器单元阵列110包括多个存储器块，多个存储器块中的每个存储器块具有与图2的第一存储器块BLK1的结构相似的结构。在一个示例性实施例中，图2中示出的第一存储器块BLK1可对应于非易失性存储器装置100的物理擦除单元，但是发明构思不限于此。例如，物理擦除单元可被改变为页单元、字线单元、子块单元等。

参照图1和图2，第一存储器块BLK1可包括多个单元串CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22可沿着行方向和列方向布置。为了简化说明，在图2中示出四个单元串CS11、CS12、CS21和CS22，但是发明构思不限于此。例如，单元串的数量可沿行方向或列方向增加或减少。

多个单元串CS11、CS12、CS21和CS22之中的位于同一列处的单元串可与同一条位线连接。例如，单元串CS11和CS21可与第一位线BL1连接，单元串CS12和CS22可与第二位线BL2连接。

多个单元串CS11、CS12、CS21和CS22中的每个可包括多个单元晶体管。多个单元晶体管中的每个可包括电荷捕获闪存(CTF)存储器单元。多个单元晶体管可沿高度方向堆叠，该高度方向是与由行方向和列方向限定的平面(例如，半导体基底(未示出))垂直的方向。

在每个单元串中，多个单元晶体管可在相应的位线(例如，BL1或BL2)与共源线CSL之间串联连接。例如，多个单元晶体管可包括串选择晶体管SSTb和SSTa、虚设存储器单元DMC1和DMC2、存储器单元MC1至MC4以及地选择晶体管GSTa和GSTb。串联连接的串选择晶体管SSTb和SSTa可设置在串联连接的存储器单元MC1至MC4与相应的位线(例如，BL1或BL2)之间。串联连接的地选择晶体管GSTa和GSTb可设置在串联连接的存储器单元MC1至MC4与共源线CSL之间。

在一个示例性实施例中，还可在串联连接的串选择晶体管SSTb和SSTa与串联连接的存储器单元MC1至MC4之间设置第二虚设存储器单元DMC2，还可在串联连接的存储器单元MC1至MC4与串联连接的地选择晶体管GSTb和GSTa之间设置第一虚设存储器单元DMC1。

在此，第二虚设存储器单元DMC2连接在串选择晶体管SSTa与存储器单元MC4之间，并且第一虚设存储器单元DMC1连接在地选择晶体管GSTb与存储器单元MC1之间。例如，第一虚设存储器单元DMC1和第二虚设存储器单元DMC2可具有与存储器单元MC1至MC4相似或相同的结构，并且可以以相同的工艺形成。第一虚设存储器单元DMC1和第二虚设存储器单元DMC2可分别通过第一虚设字线DWL1和第二虚设字线DWL2被激活，但是可不具有存储的或从外部装置读取的任何“数据”。例如，与普通存储器单元(例如，存储器单元MC1至MC4)的情况不同，存储在电连接到虚设字线的虚设存储器单元中的数据可不通过由列解码器提供的任何选择信号发送到存储器单元阵列的外部。

在一个示例性实施例中，多个单元串CS11、CS12、CS21和CS22中的每个可不包括第一虚设存储器单元DMC1和第二虚设存储器单元DMC2中的一个或两者。例如，在没有第一虚设存储器单元DMC1和第二虚设存储器单元DMC2的情况下，串联连接的存储器单元MC1至MC4可直接连接到串联连接的串选择晶体管SSTb和SSTa以及串联连接的地选择晶体管GSTb和GSTa。

在多个单元串CS11、CS12、CS21和CS22中，存储器单元MC1至MC4之中的位于相同高度处的存储器单元可共享同一条字线。例如，多个单元串CS11、CS12、CS21和CS22中的第一存储器单元MC1可位于距基底(未示出)相同的高度处，并且可共享第一字线WL1。多个单元串CS11、CS12、CS21和CS22中的第二存储器单元MC2可位于距基底(未示出)相同的高度处，并且可共享第二字线WL2。同样地，多个单元串CS11、CS12、CS21和CS22中的第三存储器单元MC3可位于距基底(未示出)相同的高度处并且可共享第三字线WL3，多个单元串CS11、CS12、CS21和CS22中的第四存储器单元MC4可位于距基底(未示出)相同的高度处并且可共享第四字线WL4。

在多个单元串CS11、CS12、CS21和CS22中，虚设存储器单元DMC1和DMC2之中的位于相同高度处的虚设存储器单元可共享同一条虚设字线。例如，多个单元串CS11、CS12、CS21和CS22中的第一虚设存储器单元DMC1可共享第一虚设字线DWL1，多个单元串CS11、CS12、CS21和CS22中的第二虚设存储器单元DMC2可共享第二虚设字线DWL2。

在多个单元串CS11、CS12、CS21和CS22中，串选择晶体管SSTb和SSTa之中的位于相同高度处并且位于同一行处的串选择晶体管可与同一条串选择线连接。例如，单元串CS11和CS12的串选择晶体管SSTb可与串选择线SSL1b连接，单元串CS11和CS12的串选择晶体管SSTa可与串选择线SSL1a连接。单元串CS21和CS22的串选择晶体管SSTb可与串选择线SSL2b连接，单元串CS21和CS22的串选择晶体管SSTa可与串选择线SSL2a连接。

尽管在附图中未示出，但是在多个单元串CS11、CS12、CS21和CS22中，串选择晶体管SSTb和SSTa之中的位于同一行处的串选择晶体管可共享同一条串选择线。例如，单元串CS11和CS12的串选择晶体管SSTb和SSTa可共享第一串选择线，单元串CS21和CS22的串选择晶体管SSTb和SSTa可共享与第一串选择线不同的第二串选择线。

在多个单元串CS11、CS12、CS21和CS22中，地选择晶体管GSTb和GSTa之中的位于相同高度处并且位于同一行处的地选择晶体管可与同一条地选择线连接。例如，单元串CS11和CS12的地选择晶体管GSTb可与地选择线GSL1b连接，单元串CS11和CS12的地选择晶体管GSTa可与地选择线GSL1a连接。单元串CS21和CS22的地选择晶体管GSTb可与地选择线GSL2b连接，单元串CS21和CS22的地选择晶体管GSTa可与地选择线GSL2a连接。

尽管在附图中未示出，但是在多个单元串CS11、CS12、CS21和CS22的每个中，地选择晶体管GSTa和GSTb可共享同一条地选择线。在多个单元串CS11、CS12、CS21和CS22中，地选择晶体管GSTa和GSTb之中的位于相同高度处的地选择晶体管可共享同一条地选择线。可选地，在多个单元串CS11、CS12、CS21和CS22中，地选择晶体管GSTa和GSTb之中的位于同一行处的地选择晶体管可共享同一条地选择线。

在一个示例性实施例中，在图2中示出的第一存储器块BLK1是示例性的。例如，单元串的数量可增加或减少，单元串的行数和单元串的列数可根据单元串的数量增加或减少。此外，在第一存储器块BLK1中，单元晶体管(GST、MC、DMC、SST等)的数量可增加或减少，第一存储器块BLK1的高度可根据单元晶体管的数量增加或减少。此外，与单元晶体管连接的线(GSL、WL、DWL、SSL等)的数量可根据单元晶体管的数量增加或减少。

图3是示出根据示例实施例的图1的行解码器121的图。为了简要说明，将参照第一存储器块BLK1的多个单元串CS11、CS12、CS21和CS22之中的一个单元串CS11来描述行解码器121的配置。此外，省略描述行解码器121所不必要的组件。

以下，为了清楚地描述发明构思的各种实施例，将描述基于存储器块单元执行非易失性存储器装置100的操作的示例。也就是说，在下面的实施例中，将关于选择的存储器块和未选择的存储器块来描述非易失性存储器装置100的操作，但是发明构思不限于此。例如，可执行基于非易失性存储器装置100的操作种类(例如，编程操作、读取操作或擦除操作)来控制与选择的存储器块连接的各种线(例如，GSL、WL、DWL、SSL等)的操作。

参照图1至图3，行解码器121可包括块解码器121a、块选择电路121b、块未选择电路121c和线驱动器121d。

块解码器121a可对块地址ADDR_BLK(例如，包括在地址ADDR中)进行解码以输出块选择信号SEL_BLK。例如，块解码器121a可确定块地址ADDR_BLK是否对应于包括单元串CS11的第一存储器块BLK1。当块地址ADDR_BLK对应于第一存储器块BLK1时，第一存储器块BLK1可以是选择的块；当块地址ADDR_BLK不对应于第一存储器块BLK1时，第一存储器块BLK1可以是未选择的块。也就是说，块解码器121a可基于块地址ADDR_BLK来确定第一存储器块BLK1是选择的块还是未选择的块。

当第一存储器块BLK1是选择的块时，块解码器121a可输出“逻辑高”的块选择信号SEL_BLK(例如，使块选择信号SEL_BLK激活)，并输出“逻辑低”的块未选择信号/SEL_BLK(例如，使块未选择信/SEL_BLK去激活)。当第一存储器块BLK1是未选择的块时，块解码器121a可输出“逻辑低”的块选择信号SEL_BLK(例如，使块选择信号SEL_BLK去激活)，并且输出“逻辑高”的块未选择信号/SEL_BLK(例如，使块未选择信/SEL_BLK激活)。在示例实施例中，可通过使块选择信号SEL_BLK反转来生成块未选择信号/SEL_BLK。然而，发明构思不限于此。例如，块选择信号SEL_BLK的电平可被不同地改变或修改。

块选择电路121b可连接在与第一存储器块BLK1的单元串CS11连接的信号线SSL1a、SSL1b、DWL1、DWL2、WL1至WL4、GSL1a和GSL1b(即，包括串选择线SSL1a和SSL1b、虚设字线DWL1和DWL2、字线WL1至WL4以及地选择线GSL1a和GSL1b)与线驱动器121d之间。

块选择电路121b可响应于块选择信号SEL_BLK而操作。例如，块选择电路121b可包括分别连接在多条信号线(例如，SSL1a、SSL1b、DWL2、WL4…WL1、DWL1、GSL1b和GSL1a)与线驱动器121d之间的多个路径晶体管。块选择电路121b的多个路径晶体管可响应于“逻辑高”的块选择信号SEL_BLK而导通。在这种情况下，来自线驱动器121d的驱动电压(例如，VSSL1a、VSSL1b、VDWL2、VWL4…VWL1、VDWL1、VGSL1b和VGSL1a)可分别被提供给相应的信号线(例如，SSL1a、SSL1b、DWL2、WL4…WL1、DWL1、GSL1b、GSL1a)。

块选择电路121b的多个路径晶体管可响应于“逻辑低”的块选择信号SEL_BLK而截止。在这种情况下，相应的线(例如，SSL1a、SSL1b、DWL2、WL4…WL1、DWL1、GSL1b、GSL1a)可被浮置。

例如，当第一存储器块BLK1是选择的块时，块选择电路121b可将相应的驱动电压提供给与第一存储器块BLK1连接的各种线；当第一存储器块BLK1是未选择的块时，块选择电路121b可使与第一存储器块BLK1连接的各种线浮置，或者可阻止相应的驱动电压被提供给各种线。

在一个示例性实施例中，可根据非易失性存储器装置100的操作种类(例如，编程操作、验证操作、读取操作或擦除操作)、单元串被选择还是未被选择或者字线被选择还是未被选择，来不同地改变或修改来自线驱动器121d的驱动电压(例如，VSSL1a、VSSL1b、VDWL2、VWL4…VWL1、VDWL1、VGSL1b、VGSL1a)。

在一个示例性实施例中，当第一存储器块BLK1是未选择的块时，串选择晶体管SSTb和SSTa的一部分可截止，使得提供给位线(例如，BL1)的电压不被施加到第一存储器块BLK1。

例如，块未选择电路121c可包括连接在截止电压VOFF和与第一存储器块BLK1连接的串选择线SSL1a和SSL1b中的第一串选择线SSL1b之间的未选择路径晶体管，未选择路径晶体管可响应于块未选择信号/SEL_BLK而操作。在一个示例性实施例中，截止电压VOFF可以是地电压GND或负电压。

例如，当第一存储器块BLK1是选择的块时，块未选择电路121c可断开，并且当第一存储器块BLK1是未选择的块时，块未选择电路121c可接通。当块未选择电路121c接通时，截止电压VOFF可被施加到第一串选择线SSL1b，因此，与第一串选择线SSL1b连接的串选择晶体管SSTb可截止。在这种情况下，第一位线BL1的电压可不被施加到第一存储器块BLK1。

在一个示例性实施例中，当特定存储器块是未选择的块时，传统的非易失性存储器装置被配置为将截止电压VOFF提供给与特定存储器块相关联的所有的串选择线。在这种情况下，块未选择电路可包括分别与所有的串选择线连接的未选择路径晶体管。这意味着行解码器的尺寸的增大。

与之相比，根据发明构思的实施例，块未选择电路121c可与和一个存储器块(即，第一存储器块BLK1)连接的多条串选择线中的仅一些串选择线连接，行解码器121的尺寸可减小。

图4是示出根据示例实施例的图1的非易失性存储器装置100的操作的流程图。以下，将参照第一存储器块BLK1来描述根据发明构思的实施例的非易失性存储器装置100的操作。然而，发明构思不限于此。例如，非易失性存储器装置100可根据图4的流程图执行关于多个存储器块的操作。

参照图1至图4，在操作S110中，非易失性存储器装置100可确定第一存储器块BLK1是否为选择的块。例如，非易失性存储器装置100可从外部装置(例如，存储器控制器或主机装置)接收地址ADDR，并且可基于接收的地址ADDR选择多个存储器块中的至少一个存储器块。例如，非易失性存储器装置100可基于从外部装置接收的地址ADDR，来确定第一存储器块BLK1是否为选择的块。

当第一存储器块BLK1不是选择的块(即，第一存储器块BLK1是未选择的块)时，在操作S120中，非易失性存储器装置100可使块选择电路121b断开，使得与第一存储器块BLK1连接的信号线被浮置。例如，如参照图3所述，当第一存储器块BLK1是未选择的块时，块解码器121a可输出“逻辑低”的块选择信号SEL_BLK。块选择电路121b可响应于“逻辑低”的块选择信号SEL_BLK，使与第一存储器块BLK1连接的信号线浮置。例如，块选择电路121b可将与第一存储器块BLK1连接的信号线与线驱动器121d断开连接。

在操作S130中，非易失性存储器装置100可将截止电压VOFF提供给串选择线SSL中的仅一些串选择线。例如，如参照图3所述，当第一存储器块BLK1是未选择的块时，块未选择电路121c可响应于块未选择信号/SEL_BLK(例如，使块未选择信/SEL_BLK激活)而接通，因此，截止电压VOFF可被提供给串选择线中的仅一部分(例如，SSL1b)。在这种情况下，因为块未选择电路121c仅与串选择线SSL1b和SSL1a中的串选择线SSL1b连接，所以截止电压VOFF可仅被提供给串选择线SSL1b。在这种情况下，剩余的串选择线(例如，SSL1a)可处于浮置状态。

当第一存储器块BLK1是选择的块时，在操作S140中，非易失性存储器装置100可使块选择电路121b接通，使得驱动电压被提供给与第一存储器块BLK1连接的信号线。在操作S150中，非易失性存储器装置100可控制被提供给与第一存储器块BLK1连接的多条线的驱动电压。

例如，如参照图3所述，当第一存储器块BLK1是选择的块时，块解码器121a可输出“逻辑高”的块选择信号SEL_BLK。块选择电路121b可响应于“逻辑高”的块选择信号SEL_BLK而接通。可通过接通的块选择电路121b将来自线驱动器121d的各种驱动电压提供给相应的信号线。

在一个示例性实施例中，可根据非易失性存储器装置100的操作种类、单元串是否被选择、字线是否被选择或操作条件，来不同地改变驱动电压。在一个示例性实施例中，当第一存储器块BLK1是选择的块时，块未选择电路121c可断开。

图5是详细示出根据示例实施例的图3的行解码器的配置的框图。参照在其中仅示出一个单元串CS11的图3描述了行解码器121的示意性配置，但是将参照在其中示出第一存储器块BLK1的图5更充分地描述行解码器121的配置。为了简要说明和便于描述，省略描述行解码器121所不必要的组件，因此将省略附加描述以避免冗余。

参照图1至图5，第一存储器块BLK1可包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22中的每个可包括串选择晶体管SSTb和SSTa。参照图2描述第一存储器块BLK1的剩余组件，因此将省略附加描述以避免冗余。

行解码器121可包括块解码器121a、块选择电路121b、块未选择电路121c和线驱动器121d。以上描述了块解码器121a和线驱动器121d，因此将省略附加描述以避免冗余。

块选择电路121b可与同第一存储器块BLK1连接的各种线(例如，SSL1a、SSL1b、SSL2a和SSL2b)连接；响应于块选择信号SEL_BLK，块选择电路121b可将驱动电压从线驱动器121d提供给相应的信号线，或者可阻止驱动电压(或者可使相应的信号线浮置)。

响应于块未选择信号/SEL_BLK，块未选择电路121c可将截止电压VOFF提供给与第一存储器块BLK1连接的串选择线SSL1a、SSL1b、SSL2a和SSL2b中的一些串选择线(例如，SSL1b和SSL2b)。例如，如图5中所示，响应于块未选择信号/SEL_BLK，块未选择电路121c可将截止电压VOFF仅提供给与第一存储器块BLK1连接的串选择线SSL1a、SSL1b、SSL2a和SSL2b中的一些串选择线SSL1b和SSL2b。

在一个示例性实施例中，与块未选择电路121c连接的一些串选择线SSL1b和SSL2b可以是与在串选择晶体管之中的与相应的位线紧邻(例如，没有位于其间的其他中间单元晶体管)并且位于同一行处的串选择晶体管连接的串选择线。例如，如图5中所示，单元串CS11和CS12的串选择晶体管SSTa处于同一行中并且分别与串选择线SSL1a连接，单元串CS11和CS12的串选择晶体管SSTb处于同一行中并分别与串选择线SSL1b连接。在这种情况下，串选择晶体管SSTb可比串选择晶体管SSTa物理上更靠近位线BL1和BL2。当第一存储器块BLK1是未选择的块时，截止电压VOFF可仅被施加到与同位线BL1和BL2紧邻的串选择晶体管(例如，SSTb)连接的串选择线(例如，SSL1b和SSL2b)。

在一个示例性实施例中，块未选择电路121c可不与剩余的串选择线(例如，SSL1a和SSL2a)连接。例如，当第一存储器块BLK1是未选择的块时，截止电压VOFF可不被施加到剩余的串选择线SSL1a和SSL2a。这可意味着剩余的串选择线SSL1a和SSL2a被浮置。

在一个示例性实施例中，如以上描述中那样，块未选择电路121c可包括被配置为响应于块未选择信号/SEL_BLK将截止电压VOFF提供给特定串选择线(例如，SSL1b和SSL2b)的未选择路径晶体管。在这种情况下，未选择路径晶体管的数量(图5的实施例中的“2”)可小于与第一存储器块BLK1连接的多条串选择线SSL1a、SSL1b、SSL2a和SSL2b的数量(图5的实施例中的“4”)。

如上所述，根据发明构思的实施例，被配置为提供用于使未选择的块的串选择晶体管截止的截止电压VOFF的块未选择电路121c可仅与同未选择的块连接的多条串选择线中的一些串选择线连接，并且关于剩余的串选择线可省略块未选择电路121c(即，块未选择电路121c可不与剩余的串选择线连接)。因此，即使包括在存储器块中的串选择晶体管的数量或与存储器块连接的串选择线的数量增加，包括在块未选择电路121c中的未选择路径晶体管的数量也不会增加，因此，行解码器121的总尺寸可减小。

图6是示出根据示例实施例的图5的行解码器的编程(PGM)偏置的图。为了清楚地描述发明构思的实施例，将参照选择的块和未选择的块来描述编程操作。此外，为了防止发明构思变得模糊，将仅关于选择的块和未选择的块的偏置串选择线来给出描述，并且关于剩余的信号线(例如，WL、DWL、GSL和CSL)将省略详细描述。

参照图5和图6，可将电源电压VCC或地电压VSS施加到第一位线BL1和第二位线BL2。如上所述，当第一存储器块BLK1是选择的块时，块选择电路121b可接通，并且块未选择电路121c可断开；因此，驱动电压VSSL1a、VSSL1b、VSSL2a和VSSL2b可被提供给相应的串选择线SSL1a、SSL1b、SSL2a和SSL2b。在一个示例性实施例中，可根据单元串CS11、CS12、CS21和CS22是否被选择，来不同地改变驱动电压VSSL1a、VSSL1b、VSSL2a和VSSL2b。例如，当单元串CS11和CS12是选择的串并且单元串CS21和CS22是未选择的串时，驱动电压VSSL1a和VSSL1b中的每个可以是用于使单元串CS11和CS12的串选择晶体管SSTa和SSTb导通的高电压(例如，VCC)，驱动电压VSSL2a和VSSL2b中的每个可以是用于使单元串CS21和CS22的串选择晶体管SSTa和SSTb截止的低电压。在一个示例性实施例中，驱动电压VSSL2a和VSSL2b可具有彼此不同的电平。

当第一存储器块BLK1是未选择的块时，如上所述，块选择电路121b可断开，并且块未选择电路121c可接通；因此截止电压VOFF可仅被施加到一些串选择线SSL1b和SSL2b，并且剩余的串选择线SSL1a和SSL2a可被浮置。

图7是用于描述根据示例实施例的图1的非易失性存储器装置的操作的图。将参照图7描述与选择的块和未选择的块相关联的行解码器121的操作。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。

在一个示例性实施例中，图7中示出的第一存储器块BLK1和第二存储器块BLK2中的每个可包括沿着三行布置的多个单元串，并且同一行中的单元串可与相同的串选择线连接。然而，发明构思不限于此。

参照图7，行解码器121可包括第一块选择电路121b-1、第二块选择电路121b-2、第一块未选择电路121c-1和第二块未选择电路121c-2。第一块选择电路121b-1可与第一存储器块BLK1的多条串选择线SSL1a、SSL1b、SSL2a、SSL2b、SSL3a和SSL3b连接。第一块未选择电路121c-1可仅与第一存储器块BLK1的多条串选择线SSL1a、SSL1b、SSL2a、SSL2b、SSL3a和SSL3b中的一些串选择线(例如，SSL1b、SSL2b和SSL3b)连接。

第二块选择电路121b-2可与第二存储器块BLK2的多条串选择线SSL1a、SSL1b、SSL2a、SSL2b、SSL3a和SSL3b连接。第二块未选择电路121c-2可仅与第二存储器块BLK2的多条串选择线SSL1a、SSL1b、SSL2a、SSL2b、SSL3a和SSL3b中的一些串选择线(例如，SSL1b、SSL2b和SSL3b)连接。

为了简要说明和便于描述，与第一存储器块BLK1和第二存储器块BLK2连接的串选择线由相同的附图标号标记，但是发明构思不限于此。第一存储器块BLK1的串选择线可与第二存储器块BLK2的串选择线物理地分离。

为了简要说明，仅示出与第一存储器块BLK1和第二存储器块BLK2连接的串选择线，但是发明构思不限于此。例如，第一存储器块BLK1和第一块选择电路121b-1，或者第二存储器块BLK2和第二块选择电路121b-2还可与上述各种线(例如，DWL、WL和GSL)连接。

为了便于描述，假设第一存储器块BLK1是选择的块，第二存储器块BLK2是未选择的块。在这种情况下，如上所述，与作为选择的块的第一存储器块BLK1连接的第一块选择电路121b-1接通。在这种情况下，如图7中所示，可通过第一块选择电路121b-1将相应的电压VSSL1b、VSSL1a、VSSL2b、VSSL2a、VSSL3b和VSSL3a分别提供给第一存储器块BLK1的串选择线(例如，SSL1b、SSL1a、SSL2b、SSL2a、SSL3b和SSL3a)。

与作为未选择的块的第二存储器块BLK2连接的第二块选择电路121b-2断开。在这种情况下，如图7中所示，第二存储器块BLK2的串选择线SSL1b、SSL1a、SSL2b、SSL2a、SSL3b和SSL3a可通过第二块选择电路121b-2被浮置，或者相应的电压(例如，VSSL1b、VSSL1a、VSSL2b、VSSL2a、VSSL3b和VSSL3a)可不被提供或可被第二块选择电路121b-2阻止。

在这种情况下，当与作为未选择的块的第二存储器块BLK2的一些串选择线SSL1b、SSL2b和SSL3b连接的第二块未选择电路121c-2接通时，截止电压VOFF可被提供给第二存储器块BLK2的一些串选择线SSL1b、SSL2b和SSL3b。这样，即使作为未选择的块的第二存储器块BLK2与第一存储器块BLK1共享位线，共享的位线的电压也不会被施加到第二存储器块BLK2。

此外，即使提供给第一块选择电路121b-1和第二块选择电路121b-2的各种电压被共享，但是因为各种电压被第二块选择电路121b-2阻止，所以在第二存储器块BLK2中不会执行操作。

如上所述，根据发明构思的实施例，非易失性存储器装置可将截止电压VOFF仅施加到与未选择的存储器块连接的多条串选择线中的一些串选择线，从而防止未选择的存储器块的异常操作。因为块未选择电路仅与多条串选择线中的一些串选择线连接，所以即使串选择晶体管的数量或串选择线的数量增加，行解码器的尺寸也会减小。

在一个示例性实施例中，与一个存储器块连接的多条串选择线之中的被施加截止电压的串选择线可以是与连接到多条串选择线的串选择晶体管之中的与位线紧邻的串选择晶体管连接的串选择线。可选地，与一个存储器块连接的多条串选择线之中的被施加截止电压的串选择线可以是与连接到多条串选择线的串选择晶体管之中的位于从基底的最上面的水平上的串选择晶体管连接的串选择线。

图8是示出根据示例实施例的图1的行解码器的示例的图。为了简要说明并且为了便于描述，关于相同的组件将省略附加描述以避免冗余。

参照图1和图8，行解码器121-3可包括块解码器121a-3、块选择电路121b-3、块未选择电路121c-3和线驱动器121d-3。以上描述了块解码器121a-3、块选择电路121b-3和线驱动器121d-3，因此将省略附加描述以避免冗余。

与以上实施例不同，在图8的实施例中，单元串CS11-1可包括多个串选择晶体管SST。多个串选择晶体管SST可分别与串选择线SSL1a至SSL1k连接。

块未选择电路121c-3可与多条串选择线SSL1a至SSL1k中的一些串选择线SSL1a至SSL1i连接，其中，a是正整数，i是大于a且小于k的整数。例如，当包括单元串CS11-1的存储器块是未选择的块时，块未选择电路121c-3可被配置为将截止电压VOFF提供给多条串选择线SSL1a至SSL1k中的一些串选择线SSL1a至SSL1i。

在一个示例性实施例中，与块未选择电路121c连接的一些串选择线SSL1a至SSL1i的数量可比剩余的串选择线SSL1i+1至SSL1k的数量多。

在图8中示出作为多个串选择晶体管SST与多条串选择线SSL1a至SSL1k以1：1对应地连接的示例，但是发明构思不限于此。例如，多个串选择晶体管SST的数量可以是“m”(这里，m是正整数)，并且多条串选择线SSL1a至SSL1k的数量可以是“k”(这里，“k”是小于“m”的整数)。例如，一条串选择线可被至少两个或更多个串选择晶体管共享。

图9A是示出根据示例实施例的图1的行解码器的示例的图。图9B是用于描述根据示例实施例的图9A的行解码器的配置的图。为了简要说明和便于描述，省略描述行解码器121-4所不必要的组件，因此将省略附加描述以避免冗余。

参照图1、图2、图9A和图9B，行解码器121-4可包括块解码器121a-4、块选择电路121b-4、块未选择电路121c-4和线驱动器121d-4。以上描述了块解码器121a-4、块选择电路121b-4和线驱动器121d-4，因此将省略附加描述以避免冗余。

块未选择电路121c-4可与多条串选择线SSL1a、SSL1b、SSL2a和SSL2b中的特定串选择线连接。例如，块未选择电路121c-4可与多条串选择线SSL1a、SSL1b、SSL2a和SSL2b中的特定串选择线SSL1a和SSL2b连接。在一个示例性实施例中，可基于串选择晶体管SSTa和SSTb的阈值电压来确定与块未选择电路121c-4连接的特定串选择线SSL1a和SSL2b。

详细地，如图9B中所示，与串选择线SSL1b连接的串选择晶体管可形成第一阈值电压分布Vth1，与串选择线SSL1a连接的串选择晶体管可形成第二阈值电压分布Vth2。在这种情况下，第二阈值电压分布Vth2可在电平上高于第一阈值电压分布Vth1。例如，第二阈值电压分布Vth2的下限值或上限值可高于第一阈值电压分布Vth1的下限值或上限值。

同样地，如图9B中所示，与串选择线SSL2b连接的串选择晶体管可形成第三阈值电压分布Vth3，与串选择线SSL2a连接的串选择晶体管可形成第四阈值电压分布Vth4。在这种情况下，第三阈值电压分布Vth3可在电平上高于第四阈值电压分布Vth4。例如，第三阈值电压分布Vth3的下限值或上限值可高于第四阈值电压分布Vth4的下限值或上限值。

位于同一行处的串选择线(例如，SSL1b和SSL1a，或SSL2b和SSL2a)之中的与具有最高阈值电压分布的串选择晶体管连接的串选择线(例如，图9B的实施例中的SSL1a或SSL2b)可与块未选择电路121c-4连接。

在一些示例中，与同块未选择电路121c-4连接的串选择线连接的串选择晶体管的阈值电压可大于与未同块未选择电路121c-4连接的剩余的串选择线连接的串选择晶体管的阈值电压。

在一个示例性实施例中，与同块未选择电路121c-4连接的串选择线连接的串选择晶体管可被编程为具有参考值或更高的阈值电压。

图10是示出根据发明构思的实施例的第三存储器块的电路图。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。在一个示例性实施例中，图10的第三存储器块BLK3是三维存储器块的示例性结构，并且发明构思的实施例不限于此。在一个示例性实施例中，包括在存储器单元阵列中的每个存储器块可具有图2的第一存储器块BLK1的结构或者可具有图10的第三存储器块BLK3的结构。

参照图10，第三存储器块BLK3可包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可沿行方向和列方向布置。属于同一列的单元串可连接到同一条位线。例如，单元串CS11和CS21可与第一位线BL1连接，并且单元串CS12和CS22可与第二位线BL2连接。

多个单元串CS11、CS12、CS21和CS22中的每个可包括多个单元晶体管。在每个单元串中，多个单元晶体管可在相应的位线与共源线CSL之间串联连接。在一个示例性实施例中，在每个单元串中，多个单元晶体管可包括串选择晶体管SSTa和SSTb、存储器单元MC1至MC4、虚设存储器单元DMC1至DMC3、地选择晶体管GSTa和GSTb以及擦除控制晶体管ECT1和ECT2。每个单元串中的单元晶体管可分别与相应的线(例如，SSL1a、SSL1b、SSL2a、SSL2b、DWL1至DWL3、WL1至WL4、GSL1a、GSL1b、GSL2a、GSL2b、ECL1和ECL2)连接。参照图2描述了串选择晶体管SSTa和SSTb、存储器单元MC1至MC4、虚设存储器单元DMC1和DMC2以及地选择晶体管GSTa和GSTb，因此将省略附加描述以避免冗余。

与图2的第一存储器块BLK1不同，图10的第三存储器块BLK3还可包括擦除控制晶体管ECT1和ECT2以及第三虚设存储器单元DMC3。

第一擦除控制晶体管ECT1可***在串联连接的地选择晶体管GSTa和GSTb与共源线CSL之间，并且可与第一擦除控制线ECL1连接。第二擦除控制晶体管ECT2可***在串联连接的串选择晶体管SSTa和SSTb与位线BL1或BL2之间，并且可与第二擦除控制线ECL2连接。第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2可分别由第一擦除控制线ECL1和第二擦除控制线ECL2控制。在一个示例性实施例中，第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2可被配置为在第三存储器块BLK3被擦除时控制栅极诱导漏极泄漏(GIDL)电流。

第三虚设存储器单元DMC3可位于沿与基底垂直的方向堆叠的存储器单元MC1至MC4之间，并且可与第三虚设字线DWL3连接。例如，第三虚设存储器单元DMC3可***在第二存储器单元MC2与第三存储器单元MC3之间。在一个示例性实施例中，当第三存储器块BLK3具有多层堆叠结构时，第三虚设存储器单元DMC3可形成在下结构(例如，包括ECT1、GSTa、GSTb、DMC1、MC1和MC2的结构)与上结构(例如，包括ECT2、SSTa、SSTb、DMC2、MC4和MC3的结构)之间的连接层中。

在一个示例性实施例中，图10的第三存储器块BLK3是示例性的，并且发明构思不限于此。例如，第三存储器块BLK3可不包括图10中示出的组件中的至少一个。可选地，第三存储器块BLK3还可包括附加组件。例如，图10中示出的第三存储器块BLK3是示例性的，并且可理解的是，存储器块的结构可被不同地改变或修改。

图11A至图11D是示出根据发明构思的实施例的行解码器的图。为了便于描述，将参照图10的第三存储器块BLK3来描述行解码器221-1、221-2、221-3和221-4的配置，并且将省略与上述组件相关联的附加描述以避免冗余。在图11A至图11D中，为了使附图清楚，通过实线示出了与第三存储器块BLK3连接的各种线之中的与块未选择电路连接的线。

如图11A至图11D中所示，行解码器221-1、221-2、221-3或221-4可通过各种线与第三存储器块BLK3连接。行解码器221-1、221-2、221-3或221-4可包括块解码器221a-1、221a-2、221a-3或221a-4、块选择电路221b-1、221b-2、221b-3或221b-4、块未选择电路221c-1、221c-2、221c-3或221c-4以及线驱动器221d-1、221d-2、221d-3或221d-4。块解码器221a-1、221a-2、221a-3和221a-4、块选择电路221b-1、221b-2、221b-3和221b-4以及线驱动器221d-1、221d-2、221d-3和221d-4与上述组件相似，因此将省略附加描述以避免冗余。

如图11A中所示，块未选择电路221c-1可与第二擦除控制线ECL2连接，并且可被配置为当第三存储器块BLK3是未选择的块时将截止电压VOFF提供给第二擦除控制线ECL2。例如，与以上实施例不同，图11A的块未选择电路221c-1可将截止电压VOFF提供给位于串选择线上方的第二擦除控制线ECL2而不是串选择线。例如，块未选择电路221c-1可不连接到第三存储器块BLK3的任何串选择线。在一个示例性实施例中，第二擦除控制线ECL2可指示共同连接到与位线BL1和BL2紧邻的单元晶体管(即，第二擦除控制晶体管ECT2)的线。

如图11B中所示，块未选择电路221c-2可与第二虚设字线DWL2连接，并且可被配置为当第三存储器块BLK3是未选择的块时将截止电压VOFF提供给第二虚设字线DWL2。例如，与以上实施例不同，图11B的块未选择电路221c-2可将截止电压VOFF提供给***在串选择线与字线之间的第二虚设字线DWL2，而不是串选择线。

如图11C中所示，块未选择电路221c-3可与第三虚设字线DWL3连接，并且可被配置为当第三存储器块BLK3是未选择的块时将截止电压VOFF提供给第三虚设字线DWL3。例如，与以上实施例不同，图11C的块未选择电路221c-3可将截止电压VOFF提供给***在字线之间的第三虚设字线DWL3而不是串选择线。

如图11D中所示，块未选择电路221c-4可与第一擦除控制线ECL1连接，并且可被配置为当第三存储器块BLK3是未选择的块时将截止电压VOFF提供给第一擦除控制线ECL1。例如，与以上实施例不同，图11D的块未选择电路221c-4可将截止电压VOFF提供给位于地选择线下方的第一擦除控制线ECL1，而不是串选择线。在一个示例性实施例中，第一擦除控制线ECL1可指示共同连接到与共源线CSL紧邻的单元晶体管(即，第一擦除控制晶体管ECT1)的线。

如上所述，根据发明构思的实施例的非易失性存储器装置的行解码器可根据实现存储器单元阵列的各种方式，将截止电压VOFF仅提供给与未选择的块连接的各种信号线中的一部分。在这种情况下，包括在行解码器中的块未选择电路的晶体管的数量可减少，从而减小非易失性存储器装置的尺寸。这使得能够以减小的尺寸和降低的成本实现非易失性存储器装置。

图12是示出根据发明构思的实施例的包括非易失性存储器装置的存储系统的框图。参照图12，存储系统1000可包括主机1100和存储装置1200。

存储装置1200通过信号连接器1201来与主机1100交换信号SIG，并通过电力连接器1202被供应电力PWR。存储装置1200包括固态驱动器(SSD)控制器1210、多个非易失性存储器(NVM)1221至122n、辅助电源1230和缓冲存储器1240。在一个示例性实施例中，非易失性存储器1221至122n中的每个可包括参照图1至图8、图9A、图9B、图10以及图11A至图11D描述的非易失性存储器装置中的任何一个。

SSD控制器1210可响应于从主机1100接收的信号SIG而控制非易失性存储器1221至122n。多个非易失性存储器1221至122n可在SSD控制器1210的控制下操作。辅助电源1230通过电力连接器1202来与主机1100连接。辅助电源1230可通过来自主机1100的电力PWR被充电。当电力PWR未从主机1100平稳地供应时，辅助电源1230可为存储装置1200供电。

根据发明构思的实施例，通过将块未选择电路仅与存储器块的串选择线中的一些连接，可减小包括块未选择电路的行解码器的尺寸。因此，提供了一种具有降低的成本的非易失性存储器装置。

此外，通过将块未选择电路仅与同存储器块连接的各种信号线中的一些信号线(例如，擦除控制线、虚设字线等)连接，可减小包括块未选择电路的行解码器的尺寸。因此，提供了一种具有降低的成本的非易失性存储器装置。

虽然已经参照发明构思的示例性实施例描述了发明构思，但是对于本领域普通技术人员将清楚的是，在不脱离如权利要求中所阐述的发明构思的精神和范围的情况下，可对其进行各种改变和修改。