一种动态反馈读出放大电路
阅读说明：本技术 一种动态反馈读出放大电路 (Dynamic feedback reading amplifying circuit ) 是由 王韬 于 2019-03-27 设计创作，主要内容包括：本发明实施例公开了一种动态反馈读出放大电路,包括：第一负载电路,第二负载电路,反馈电路,以及比较放大电路；第一负载电路的输入端耦接至电源,第一负载电路与第二负载电路耦接,第一负载电路适于转换流经第一负载电路的参考电流为参考电压,并通过第一负载电路的输出端输出参考电压；第二负载电路的输入端耦接至电源,第二负载电路适于转换流经第二负载电路的数据电流为数据电压,并通过第二负载电路的输出端输出所述数据电压；反馈电路与第二负载电路耦接,反馈电路接入第二负载电路的输出端,反馈电路适于输出与数据电压的变化趋势正相关的反馈信号至第二负载电路号。本发明实施例中的技术方案可以提升读出放大电路的数据读取速度。(The embodiment of the invention discloses a dynamic feedback reading amplifying circuit, which comprises: the circuit comprises a first load circuit, a second load circuit, a feedback circuit and a comparison amplifying circuit; the input end of the first load circuit is coupled to a power supply, the first load circuit is coupled with the second load circuit, and the first load circuit is suitable for converting reference current flowing through the first load circuit into reference voltage and outputting the reference voltage through the output end of the first load circuit; the input end of the second load circuit is coupled to the power supply, and the second load circuit is suitable for converting the data current flowing through the second load circuit into data voltage and outputting the data voltage through the output end of the second load circuit; the feedback circuit is coupled with the second load circuit, the feedback circuit is connected to the output end of the second load circuit, and the feedback circuit is suitable for outputting a feedback signal positively correlated with the variation trend of the data voltage to the second load circuit. The technical scheme in the embodiment of the invention can improve the data reading speed of the reading amplifying circuit.)
技术领域
本发明涉及电路领域，尤其涉及一种动态反馈读出放大电路。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)是一种新兴的非挥发性存储技术。它拥有高速的读写速度和高集成度，且可以被重复写入。
在对MRAM单元进行数据读取时，通过给数据单元以及参考单元同时施加相同的电流(或电压)来检测他们相应的电压(或电流)，然后进行对比，即可判断出数据单元中存储的信息。
如何提升读出放大电路的数据读取速度成为亟待解决的问题。
发明内容
本发明解决的问题是提升读出放大电路的数据读取速度。
为解决上述问题，本发明提供一种动态反馈读出放大电路，包括：第一负载电路，第二负载电路，反馈电路，以及比较放大电路；其中，所述第一负载电路的输入端耦接至电源，所述第一负载电路与所述第二负载电路耦接，所述第一负载电路适于转换流经所述第一负载电路的参考电流为参考电压，并通过所述第一负载电路的输出端输出所述参考电压；所述第二负载电路的输入端耦接至所述电源，第二负载电路适于转换流经所述第二负载电路的数据电流为数据电压，并通过所述第二负载电路的输出端输出所述数据电压；所述反馈电路与所述第二负载电路耦接，所述反馈电路接入所述第二负载电路的输出端，所述反馈电路适于输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路；所述比较放大电路分别与所述第一负载电路以及所述第二负载电路耦接，所述比较放大电路适于对所述参考电压以及所述数据电压进行比较，以输出比较结果信号。
可选的，所述反馈电路包括电容电路，所述电容电路的输入端耦接至所述第二负载电路的输出端，所述电容电路的输出端耦接至所述第二负载电路的控制端，所述电容电路适于耦接所述反馈信号至所述第二负载电路。
可选的，所述第一负载电路包括第一NMOS管，所述第二负载电路包括第二NMOS管；所述第一NMOS管的漏极耦接至电源，所述第一NMOS管的栅极耦接至所述第二NMOS管的栅极，所述第一NMOS管的源极耦接至所述第一NMOS管的栅极以及所述比较放大电路，所述第一NMOS管输出所述参考电压；所述第二NMOS管的漏极耦接至电源，所述第二NMOS管的源极耦接至所述比较放大电路，所述第二NMOS管输出所述数据电压。
可选的，所述电容电路包括至少一个电容器。
可选的，所述反馈电路还包括反向电路，所述反向电路的输入端与所述第二负载电路的输出端耦接，所述反向电路输出端与所述电容电路的输入端耦接，所述反向电路适于对接入的所述数据电压进行取反并输出。
可选的，所述反向电路包括反相器。
可选的，所述第一负载电路包括第一PMOS管，所述第二负载电路包括第二PMOS管；所述第一PMOS管的源极耦接至电源，所述第一PMOS管的栅极耦接至所述第二PMOS管的栅极，所述第一PMOS管的漏极耦接至所述第一PMOS管的栅极以及所述比较放大电路，所述第一PMOS管输出所述参考电压；所述第二PMOS管的源极耦接至电源，所述第二PMOS管的漏极耦接至所述比较放大电路，所述第二PMOS管输出所述数据电压。
可选的，若所述数据电压的变化趋势为电压升高，则所述反馈电路输出用于提升所述数据电压的反馈信号，若所述数据电压的变化趋势为电压降低，则所述反馈电路输出用于降低所述数据电压的反馈信号。
可选的，所述比较放大电路包括电压比较放大器，所述电压比较放大器的一个输入端与所述第一负载电路耦接，所述电压比较放大器的第二输入端与所述第二负载电路耦接，所述电压比较电路适于对所述参考电压以及所述数据电压进行比较并输出所述比较结果信号。
可选的，所述动态反馈读出放大电路还包括：钳位电路，位线选择电路，至少一个数据单元电路以及至少一个参考单元电路；所述钳位电路与所述第一负载电路以及所述第二负载电路耦接，所述钳位电路适于钳制所述数据单元电路以及参考单元电路的位线电压；所述位线选择电路分别与所述钳位电路、所述数据单元电路以及所述参考单元电路耦接，所述位线选择电路适于选择待读取的所述数据单元电路以及所述参考单元电路；所述数据单元电路适于存储动态数据；所述参考单元电路适于存储用于所述动态数据进行参考的参考数据。
可选的，所述数据单元电路与所述参考单元电路的电路结构一致。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明实施例中，动态反馈读出放大电路包括第一负载电路，第二负载电路，反馈电路，以及比较放大电路，其中，所述第一负载电路适于生成参考电压，所述第二负载电路适于生成数据电压，所述反馈电路适于接入连接至所述第二负载电路的输出端，输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路，所述比较电路适于比较所述参考电压以及所述数据电压。反馈电路输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路，反馈信号可以控制所述第二负载电路按照数据电压的变化趋势正相关的方向生成所述数据电压，从而可以提升数据电压与参考电压之间的差值的增加速度，进而可以提升读出放大电路的读取速度。
进一步，反馈电路包括电容电路，数据电压包括直流电压以及交流电压，通过所述电容电路可以隔离所述直流电压，将所述交流电压耦接至所述第二负载电路，可以避免数据电压的直流电压加载于所述第二负载电路，可以避免所述直流电压对负载电路通过的电流的影响，从而可以提升电路的准确性。
附图说明
图1是一种读出放大电路的结构示意图；
图2是本发明实施例中一种动态反馈读出放大电路的结构示意图；
图3是本发明一具体实施例中动态反馈读出放大电路的结构示意图；
图4是本发明另一具体实施例中动态反馈读出放大电路的结构示意图
具体实施方式
由背景技术可知，如何提升读出放大电路的数据读取速度成为亟待解决的问题。
在MRAM中，可以通过改变MRAM存储单元电路的电阻状态，使其可以在高电阻态RH和低电阻态RL之间进行切换，从而利用这种性质储存数据信息，例如，RH对应数据比特“1”，RL对应数据比特“0”，或者，反之亦可。
一种存储单元电路可以由数据存储电路与访问控制电路组成，其中，数据存储电路可以具有RL与RH两种电阻态，访问控制电路可以包括一个NMOS字线选择晶体管，所述存储单元电路的这种电路结构可以称为1R1T结构。
如附图1所示，在一种MRAM中，一个MRAM存储器可以包括两种存储单元电路，一种是数据单元电路14，其电阻状态可变，可以记为Rdata，用于存储二进制数据；另一种是参考单元电路15，其电阻状态已知，可以记为Rref，用于读取数据时，给数据单元电路14提供判决参考。
在读取数据时，可以通过给数据单元电路14和参考单元电路15同时施加相同的电流来检测它们相应的电压，或者施加相同的电压来检测它们相应的电流，然后通过比较放大器16进行对比，判断出数据单元电路14中存储的数据信息。
具体的，可以是在负载电路11的PMOS管(负载电阻值为Rload)将数据单元电路14的数据电流Idata以及参考单元电路15的参考电流Iref转换为数据电压Vdata＝Idata×Rload以及参考电压Vref＝Iref×Rload输出。
对于图1中所示的读出放大电路，负载电路11的第一PMOS管P0的栅极以及第二PMOS管P1的栅极耦接，在未进行数据读取时，通过的数据电流Idata以及参考电流Iref相等，由于第一PMOS管P0以及第二PMOS管P1的一致，因此，通过负载电路11转换得到的数据电压Vdata以及参考电压Vref相等。
在进行数据读取时，如果数据单元电路14的电阻Rdata为低阻态RL，则比较放大器16与负载电路11接入点的数据电压Vdata会因为低阻态RL的电阻Rdata拉低，相比于未进行数据读取状态，数据电压Vdata减低，呈现降低的趋势，通过比较放大器16可以检测到数据单元电路14的数据电压Vdata小于参考单元电路15的参考电压Vref，判决数据单元电路14存储的数据比特为“0”。
如果数据单元电路14的电阻Rdata为高阻态RH，则比较放大器16与负载电路11接入点接入的数据电压Vdata会因为高阻态RH的电阻Rdata拉高，相比于未进行数据读取状态，数据电压Vdata增加，呈现增加的趋势。通过比较放大器16可以检测到数据单元电路14的数据电压Vdata大于参考单元电路15的参考电压Vref，判决数据单元电路14存储的数据比特为“1”，或者反之亦可。
在图1所示的读出放大电路中，位线选择电路13选择待读取的数据单元电路14以及参考单元电路15，钳位电路12用于钳制数据单元电路14以及参考单元电路15的位线电压。
由于数据电压Vdata以及参考电压Vref之间的差值较小，从而使得读出放大电路的判断窗口较小，需要花费读取时间来获取恰当判决裕量，因此读出放大电路读取数据所需花费的时间较长。
本发明实施例中，动态反馈读出放大电路包括第一负载电路，第二负载电路，反馈电路，以及比较放大电路，其中，所述第一负载电路适于生成参考电压，所述第二负载电路适于生成数据电压，所述反馈电路适于接入连接至所述第二负载电路的输出端，输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路，所述比较电路适于比较所述参考电压以及所述数据电压。反馈电路输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路，反馈信号可以控制所述第二负载电路按照数据电压的变化趋势正相关的方向生成所述数据电压，从而可以提升数据电压与参考电压之间的差值的增加速度，进而可以提升读出放大电路的读取速度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体实施例做详细的说明。
图2示出了本发明实施例中一种动态反馈读出放大电路的结构示意图，在具体实施中，所述动态反馈读出放大电路20可以包括：第一负载电路21，第二负载电路22，反馈电路23，以及比较放大电路24。
其中，所述第一负载电路21的输入端耦接至电源，所述第一负载电路21与所述第二负载电路22耦接，所述第一负载电路21适于转换流经所述第一负载电路21的参考电流为参考电压，并通过所述第一负载电路21的输出端输出所述参考电压；
第二负载电路22的输入端耦接至所述电源，第二负载电路22适于转换流经所述第二负载电路22的数据电流为数据电压，并通过所述第二负载电路22的输出端输出所述数据电压；
反馈电路23与所述第二负载电路22耦接，所述反馈电路23适于接入所述第二负载电路22的输出端，输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路22；
比较放大电路24分别与所述第一负载电路21以及所述第二负载电路22耦接，所述比较放大电路24适于对所述参考电压以及所述数据电压进行比较，以输出比较结果信号。
其中，本发明实施例中所述“耦接”为直接连接或间接连接，后文中“耦接”的含义一致，不进行一一说明。
在具体实施中，所述第一负载电路21的输出端耦接至所述第一负载电路21的控制端以及所述第二负载电路22的控制端，以通过所述参考电压控制流经所述第一负载电路21的参考电流以及所述第二负载电路22的数据电流的大小。
本领域技术人员可以理解的是，本发明实施例中的“第一”、“第二”仅为表述方便，并不代表对其实现方式的具体限制。
如前所述，数据电压的变化趋势与读出放大电路的数据单元电路的电阻状态相关。若所述数据单元电路为高阻态电阻，数据电压的变化趋势为电压增加，则所述与数据电压的变化趋势正相关可以是指与所述数据电压的电压增加的趋势相关；若所述数据单元电路为低阻态电阻，数据电压的变化趋势为电压降低，则所述与数据电压的变化趋势正相关可以是指与所述数据电压的电压降低的趋势相关。
在具体实施中，若所述数据电压的变化趋势为电压升高，则所述反馈电路23输出用于提升所述数据电压的反馈信号，若所述数据电压的变化趋势为电压降低，则所述反馈电路23输出用于降低所述数据电压的反馈信号。后续结合具体实施例进行详细说明。
继续参考图2，在具体实施中，所述反馈电路23可以包括电容电路231，所述电容电路231的输入端耦接至所述第二负载电路22的输出端，所述电容电路231的输出端耦接至所述第二负载电路22的控制端，所述电容电路231适于耦接所述反馈信号至所述第二负载电路22。
在具体实施中，所述数据电压可以包括直流电压以及交流电压，所述电容电路231可以隔离所述直流电压，生成包括所述交流电压的反馈信号，并耦接所述反馈信号至所述第二负载电路231。
图3示出了本发明一具体实施中动态反馈读出放大电路的结构示意图，在具体实施中，所述第一负载电路22可以包括第一NMOS管MN0，所述第二负载电路23可以包括第二NMOS管MN1。
在具体实施中，所述第一NMOS管MN0的漏极耦接至电源VDD，所述第一NMOS管MN0的栅极耦接至所述第二NMOS管MN1的栅极，所述第一NMOS管MN0的源极耦接至所述第一NMOS管MN0的栅极以及所述比较放大电路24，所述第一NMOS管MN0输出所述参考电压Vref。所述第二NMOS管MN1的漏极耦接至电源VDD，所述第二NMOS管MN1的源极耦接至所述比较放大电路24，所述第二NMOS管MN1输出所述数据电压Vdata。
在具体实施中，所述电容电路231可以包括至少一个电容C1，所述电容C1适于隔离所述数据电压中的直流电压，耦接所述交流电压至所述第二NMOS管MN1的栅极，以通过所述交流电压调节所述第二NMOS管MN1通过的数据电流Idata的大小。
通过电容隔离所述直流电压，将所述交流电压耦接至所述第二NMOS管的栅极，可以避免数据电压的直流电压加载于第二NMOS管的栅极，对第二NMOS管通过的电流的影响。
继续参考图2，在本发明另一具体实现中，所述反馈电路23还可以包括反向电路232，所述反向电路232的输入端与所述第二负载电路22的输出端耦接，所述反向电路232输出端与所述电容电路231的输入端耦接，所述反向电路232适于对接入的所述数据电压进行取反并输出。
图4示出了本发明另一具体实施例中动态反馈读出放大电路的结构示意图。在具体实施中，所述第一负载电路21可以包括第一PMOS管P0，所述第二负载电路22可以包括第二PMOS管P1。
在具体实施中，所述第一PMOS管P0的源极耦接至电源VDD，所述第一PMOS管P0的栅极耦接至所述第二PMOS管P1的栅极，所述第一PMOS管P0的漏极耦接至所述第一PMOS管P0的栅极以及所述比较放大电路24，所述第一PMOS管P0输出所述参考电压Vref。
第二PMOS管P1的源极耦接至电源VDD，所述第二PMOS管P1的漏极耦接至所述比较放大电路24，所述第二PMOS管P1输出所述数据电压Vdata。
在具体实施中，所述反向电路232可以包括反相器I1，所述反相器I1的输入端耦接至所述第二PMOS管P1的漏极，所述反相器I1适于接入的所述数据电压Vdata进行取反，并输出取反后的数据电压Vdata至所述电容C1。
电容C1隔离取反后数据电压Vdata的直流电压，将交流电压耦接至所述二第二PMOS管P1的栅极，以控制第二PMOS管P1通过的数据电流Idata的大小。
本领域技术人员可以理解的是，以上所述“电容”“反相器”仅为举例说明，在其他实施例中，所述“电容”也可以是电容性器件，所述“反相器”也可以是具有取反功能的器件，对此不做限制。
继续参考图2，在具体实施中，所述动态反馈读出放大电路20还可以包括：钳位电路25，位线选择电路26，至少一个参考单元电路27以及至少一个数据单元电路28。
在具体实施中，所述钳位电路25与所述第一负载电路21以及所述第二负载电路22耦接，所述钳位电路25适于钳制所述数据单元电路27以及参考单元电路28的位线电压。
结合参考图3，在具体实施中，所述钳位电路25可以包括第三NMOS管N0以及第四NMOS管N1。所述第三NMOS管N0的漏极与所述第一NMOS管MN0的源极耦接，所述第三NMOS管N0的栅极耦接至钳位控制信号VBL_clamp，所述第四NMOS管N1的漏极与所述第二NMOS管MN1的源极耦接，所述第四NMOS管N1的栅极适于耦接至钳位控制信号VBL_clamp，所述第三NMOS管N0以及所述第四NMOS管N1适于在同一钳位控制信号VBL_clamp的控制下，钳制所述参考单元电路27以及所述数据单元电路28的位线电压，以避免因为误操作导致所述参考单元电路27以及所述数据单元电路28位线电压过大而损坏。
在具体实施中，所述位线选择电路26分别与所述钳位电路25、所述参考单元电路27以及所述数据单元电路28耦接，所述位线选择电路26适于选择待读取的所述参考单元电路27以及所述数据单元电路28。
继续参考图3，在具体实施中，所述位线选择电路26可以包括第一位线选择开关YMUXref以及第二位线选择开关YMUXcell，所述第一位线选择开关YMUXref的第一连接端与所述第三NMOS管N0的源极耦接，所述第一位线选择开关YMUXref的第二连接端与所述参考单元电路27耦接，所述第一位线选择开关YMUXref用于选取待读取的参考单元电路27，所述第二位线选择开关YMUXcell的第一连接端与所述第四NMOS管N1的源极耦接，所述第二位线选择开关YMUXcell的第二连接端与所述数据单元电路28耦接，所述第二位线选择开关YMUXcell用于选取待读取的数据单元电路28。
在具体实施中，所述数据单元电路28适于存储动态数据，所述参考单元电路27适于存储用于所述动态数据进行参考的参考数据。所述数据单元电路28与所述参考单元电路27的电路结构一致。
在具体实施中，所述参考单元电路27可以包括电阻Rref以及第五NMOS管Cellref。所述电阻Rref的第一连接端耦接至所述第一位线选择开关YMUXref，所述电阻Rref适于存储参考数据。所述第五NMOS管Cellref的漏极耦接至所述电阻Rref的第二连接端，所述第五NMOS管Cellref的栅极耦接至字线WL，所述第五NMOS管Cellref的源极接地VSS，所述第五NMOS管Cellref适于在字线WL接入的信号的控制下接通或断开，以读取所述电阻Rref存储的参考数据。
数据单元电路28可以包括电阻Rdata以及第六NMOS管Celldata。所述电阻Rdata可以是高阻态的电阻或者是低阻态的电阻，所述电阻Rdata的第一连接端耦接至所述第二位线选择开关YMUXcell，所述电阻Rdata适于存储动态数据。所述第六NMOS管Celldata的漏极耦接至所述电阻Rdata的第二连接端，所述第六NMOS管Celldata的栅极耦接至字线WL，所述第六NMOS管Celldata的源极接地VSS，所述第六NMOS管Celldata适于在字线WL接入的信号的控制下接通或断开，以读取所述电阻Rdata存储的所述动态数据。
本领域的技术人员可以理解的是，在具体实施中，耦接至所述第五NMOS管Cellref的栅极的字线WL与耦接至所述第六NMOS管Celldata的栅极的字线WL可以是同一字线，接入字线WL的信号可以是同一信号。
在具体实施中，对图4所示动态反馈读出放大电路的钳位电路25、位线选择电路26、参考单元电路27以及数据单元电路28的电路结构与图3所示动态反馈读出放大电路的钳位电路25、位线选择电路26、参考单元电路27以及数据单元电路28的电路结构一致，具体描述可参照对应图3的描述，对此不再赘述。
参照图3或图4所述的动态反馈读出放大电路，在具体实施中，所述比较放大电路24可以包括电压比较放大器VC，所述电压比较放大器VC的一个输入端与所述第一负载电路21耦接，所述电压比较放大器VC的第二输入端与所述第二负载电路22耦接，所述电压比较电路VC适于对所述参考电压Vref以及所述数据电压Vdata进行比较并输出所述比较结果信号。
在具体实施中，若数据电压Vdata小于参考电压Vref，则可以判决存储的动态数据为“0”；若数据电压Vdata大于参考电压Vref，则可以判决存储的动态数据为“1”，或者反之亦可。
以下分别通过图3和图4所示具体实施例对本发明技术方案进行详细说明。
参考图3，在具体实施中，若数据单元电路28的的电阻Rdata为低阻态，则所述第二NMOS管NM1输出的数据电压Vdata呈电压降低的变化趋势，则所述电容C1输出与所述数据电压Vdata降低趋势正相关的反馈信号，所述反馈信号耦接至所述第二NMOS管NM1的栅极，控制所述第二NMOS管NM1降低通过的数据电流Idata，从而可以使第二NMOS管NM1转换数据电流Idata得到的数据电压Vdata降低。如此反复，可以使数据电压Vdata的电压值快速降低，可以实现参考电压Vref与数据电压Vdata之间的差值的快速增加。
相应的，若数据单元电路28的的电阻Rdata为高阻态，则所述第二NMOS管NM1输出的数据电压Vdata呈电压增加的变化趋势，则所述电容C1输出与所述数据电压Vdata增加趋势正相关的反馈信号，所述反馈信号耦接至所述第二NMOS管NM1的栅极，控制所述第二NMOS管NM1增加通过的数据电流Idata，从而可以使第二NMOS管NM1转换数据电流Idata得到的数据电压Vdata增加。如此反复，可以使数据电压Vdata的电压值快速增加，可以实现参考电压Vref与数据电压Vdata之间的差值的快速增加。
参考图4，在本发明另一具体实施例中，若数据单元电路28的的电阻Rdata为低阻态，则所述第二PMOS管P1输出的数据电压Vdata呈电压降低的变化趋势，经反相器I1取反后输入所述电容C1的反向数据电压呈电压增加的变化趋势。所述电容C1输出与所述反向数据电压增加趋势正相关的反馈信号(与数据电压Vdata降低趋势正相关的反馈信号)，所述反馈信号耦接至所述第二PMOS管P1的栅极，控制所述第二PMOS管P1降低通过的数据电流Idata，从而可以使第二PMOS管P1转换数据电流Idata得到的数据电压Vdata降低。以此反复，可以使数据电压Vdata的电压值快速降低，可以实现参考电压Vref与数据电压Vdata之间的差值的快速增加。
相应的，若数据单元电路28的的电阻Rdata为高阻态，则所述第二PMOS管P1输出的数据电压Vdata呈电压增加的变化趋势，经反相器I1取反后输入所述电容C1的反向数据电压呈电压降低的变化趋势。所述电容C1输出与所述反向数据电压降低趋势正相关的反馈信号(与数据电压Vdata增加趋势正相关的反馈信号)，所述反馈信号耦接至所述第二PMOS管P1的栅极，控制所述第二PMOS管P1增加通过的数据电流Idata，从而可以使第二PMOS管P1转换数据电流Idata得到的数据电压Vdata增加。以此反复，可以使数据电压Vdata的电压值快速增加，可以实现参考电压Vref与数据电压Vdata之间的差值的快速增加。
通过反馈电路输出与所述数据电压的变化趋势正相关的反馈信号至所述第二负载电路，反馈信号可以控制所述第二负载电路按照数据电压的变化趋势正相关的方向生成所述数据电压，从而可以提升数据电压与参考电压之间的差值的增加速度，进而可以提升读出放大电路的读取速度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
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