阅读说明：本技术 具有更强健读/写效能的自旋力矩转移磁性随机存取存储器散热器及磁性屏蔽结构设计 (Spin torque transfer MRAM heat sink and magnetic shield design with more robust read/write performance ) 是由 锺汤姆 杰斯明·哈克 邓忠建 于 2018-12-28 设计创作，主要内容包括：封装整合多个MTJ接面的STT-MRAM装置以其能消散由重复读/写程序产生的热量且同时屏蔽邻近装置的外部磁场。另外,可建构封装层以降低已证明会影响DR/R及Hc的顶部引线应力。我们提供一种可同时解决所有此些问题的装置设计及其制备方法。(STT-MRAM devices that incorporate multiple MTJ junctions are packaged to enable them to dissipate heat generated by repeated read/write procedures while shielding external magnetic fields of neighboring devices. Additionally, the encapsulation layer may be constructed to reduce top lead stress that has been shown to affect DR/R and Hc. We provide a device design and method of making that can address all of these problems simultaneously.)

具有更强健读/写效能的自旋力矩转移磁性随机存取存储器 散热器及磁性屏蔽结构设计

技术领域

本公开通常涉及磁性存储装置，具体而言涉及STT-MRAM(自旋力矩转移-磁性随机存取存储器)装置及改良其热稳定性的方法。

背景技术

STT-MRAM正在成为越来越有希望用于替换嵌入式快闪存储器及嵌入式SRAM(静态随机存取存储器)的下一代非挥发性工作存储器(non-volatile working memory)的候选者。然而，将此技术缩减至20nm(纳米)尺寸及更小尺寸存在挑战。此一挑战增强了较小MTJ(磁性穿隧接面)装置的热稳定性，MTJ装置是MRAM中使用的一种类型的存储单元。研究已报导在读/写循环期间发生的MTJ接面的自加热(参见例如，2012年3月S.Chatterjee、S.Salahuddin、S.Kumar及S.Mukhopadhyay的IEEE Transactions on Electron Device第59卷第3期；2016年4月Y.Wang、H.Cai、L.Naviner、Y.Zhang、X.Zhao、E.Deng、J.Klein及W.Zhao的IEEE Transaction on Electron Device第63卷第4期；W.Guo、G.Prenat、V.Javerliac、M.Baraji、N.Mestier、C.Baraduc、B.Dieny的Journal of Physics D:Applied Physics,IOP,2010,43(21)第215001页。)

随着读/写速度及图案密度两者增加，预期自加热将成为一更大问题。一方面，自加热可帮助降低开关电流，但另一方面，自加热亦可降低装置热稳定性及甚至装置可靠性。STT-MRAM的另一挑战是由来自邻近装置的杂散磁场引起的开关干扰。在现有技术中(例如，在所有以下专利中)已考量与STT-MRAM操作有关的此些及其他问题，诸如非期望应力：

美国专利20150091109(Allinger等人)

美国专利9,024,399(Guo)

美国专利7,262,069(Chung等人)

美国专利申请案2007/0058422(Phillips等人)

美国专利8,194,436(Fukami等人)

美国专利9,081,669(Tadepalli等人)

美国专利8,125,057(Bonin等人)

美国专利7,829,980(Molla等人)

美国专利申请案2006/0273418(Chung等人)。

确实期望有效地解决自加热、热稳定性、应力及开关干扰的问题。若可以一组合且有效的方式解决此些问题，则将更加有利。尽管上述现有技术已论述此些问题，但其未以如本公开中的全面、可行且有效的方式解决此些问题。

发明内容

本公开的第一目的是提供一种保护STT-MRAM装置免受不利热效应(诸如起因于由读/写操作引发的自加热的彼等热效应)的方法。

本公开的第二目的是提供一种保护STT-MRAM装置免受邻近装置磁场所致的不利开关效应的方法。

本公开的第三目的是提供一种用于在STT-MRAM装置的特定区域内降低由不利热效应引起的应力的机构。

本公开的第四目的是使用相同的散热设计来用作为MTJ装置的应力缓冲器。

本公开的第五目的是提供能够同时产生所有上述目的的方法。

此些目的将通过设计及制备STT-MRAM装置的散热结构来实现，其将改良STT-MRAM装置的热稳定性。此散热结构将同时用作磁性装置的磁性屏蔽器及应力缓冲器。一项内部研究已表明，顶部引线应力可影响DR/R及Hc。图1显示此些结果。因此，我们获得相同散热设计亦可用作为MTJ装置的应力缓冲器的经验证据，其中应力包含本征膜(intrinsic film)拉力及压缩应力加上由位元(BIT)线与整体堆叠物之间的差异膨胀/收缩引发的应力。

本公开提供一种散热结构设计及其用于MTJ装置(诸如可整合至STT-MRAM装置中的MTJ装置)的制备方法，使得与使用当前方法制备的MTJ装置相比，这种MTJ装置于读/写循环期间产生的热量可更快地消散。因此，如此设计及制备的MTJ装置改良了其读/写可靠性。

附图说明

图1a至图1b显示指示顶部引线应力可如何影响DR/R及Hc的数据。

图2列出对应于图4a至图4e中所示出及当前使用的“旧”MTJ制备方案的层名称及其等功能的表(表1)。

图3列出对应于图4a至图4e中所示出的制备方案的工艺流程步骤的表(表2)。

图4a至图4e显示本公开磁性穿隧接面(MTJ)结构及用来制备其的制备工艺的示意图。

图5列出对应于图7a至图7f中所示出的本公开披露的制备方案的层名称及其等功能的表(表3)。

图6列出对应于图7a至图7f中所示出的本公开披露的制备方案的工艺流程步骤的表(表4)。

图7a至图7f显示本公开披露的磁性穿隧接面(MTJ)结构及用来制备其的制备工艺的一组示意图。

图8a至图8d显示提供与图7a至图7f中所显示者相同性质的替代磁性穿隧接面(MTJ)结构及用来制备其的制备工艺的一组示意图。

附图标记说明：

10：钉扎层

11：阻障层

12：自由层

13：第一硬遮罩层/磁性穿隧接面(MTJ)装置

14：第二硬遮罩层

15：光刻胶剂图案层

16：封装层

17：空间填充层间介电质膜(ILD)

18：位元线

19：第二封装层/散热层

19a：磁性屏蔽层

20：第三封装层

130,140：界面

具体实施方式

图2示出用来制备整合式MTJ装置的MTJ接面的一当前整合方案(即，现有技术)，整合式MTJ装置包括多个个别形成且封装的接面。此些装置可用来形成STT-MRAM逻辑装置。层名称及一般工艺整合步骤分别列于表1(图2)及表2(图3)中。在当前方法中，第一步骤是沉积基本的未经图案化MTJ膜堆叠物且将用以将所述的堆叠物图案化成多个较小堆叠物的蚀刻停止硬遮罩沉积于基本的未经图案化MTJ膜堆叠物内，使得其可整合至更大的装置中。

参考图2中所显示的表及图4a的对应示意图，我们看见膜堆叠物的沉积物是一系列5个层14至10，其中10是钉扎层(pin layer)，11是阻障层(barrier layer)，12是自由层(free layer)，13是第一硬遮罩层(诸如钽(Ta)、氮化钛(TiN)或其他导电材料)，且14是第二硬遮罩层(诸如非导电材料氮氧化硅(SiON)或导电材料氮化钛(TiN))。层13及14可使用与沉积10至12相同的工具来沉积，或其可使用不同工具来沉积。应注意，假定堆叠物是形成于适当基板(诸如导电底部电极(BE))上以在完成所有工艺步骤时，可轻易将制备的装置整合至所期望电路中。

根据图3的表中所列出的工艺步骤及图4b中的对应示出，步骤2是在层14上沉积光刻胶图案层15。步骤3是蚀刻MTJ沉积物，从而导致图4c中所显示的两个分开的堆叠物。应注意，在本描述及下文描述中，我们将初始MTJ堆叠物图案化成两个分开的堆叠物。为清楚起见，显示两个堆叠物为隔离的，当然假定其是搁置于某个基板上，但图中未显示基板。两个堆叠物的实例是任意的且为简单起见而选择的，且可使用此些方法处理任意数量的堆叠物。

步骤4是沉积封装层(图4d中的16)，其是将介电质材料层(诸如氮化硅(SiN)、二氧化硅(SiO2)、三氧化二铝(Al2O3)、氧化镁(MgO)或类似者)，沉积至约20至200A之间的厚度以保护图案化的MTJ堆叠物。封装层亦覆盖堆叠物搁置于其上且未显示于图7c中的基板。此封装层16可在与用来蚀刻MTJ装置的相同工具中原位沉积，或其可使用独立的(separate)工具来沉积。此封装层通常是介电质材料，诸如SiN、SiO2、Al2O3、MgO或类似者。此封装层亦可先沉积为金属层，且接着氧化成介电质层。此封装层的功能不仅在于阻止MTJ装置短路，还可保存各MTJ装置的磁性性质及热稳定性。因此，此层材料的选择无法是介电质材料当中的某个随机选择。

最后参考图4e，图中显示步骤5，其是用来制备位元(BIT)线(被显示为18)至MTJ装置的连接。此通常通过先沉积空间填充层间介电质膜(ILD)(被显示为17)且接着进行化学机械研磨(CMP)以平坦化及敞开MTJ装置来完成。最后，形成BIT线18以连接至MTJ。应注意，CMP工艺移除封装层16的上表面以及第二硬遮罩14，从而敞开装置以在金属BIT线与第一硬遮罩13之间实现电接触。应注意，BIT线通常通过本领域中熟知且本文中将不再描述的双铜镶嵌工艺(dual Cu-damascene process)来形成。

封装层16通常具有非常低导热率。层间介电质材料17亦具有非常低导热率。层17的候选者通常是SiN及SiO2。因为封装层及ILD层的低导热率，在成品装置的读/写程序期间产生的大部分热量仅可通过经过MTJ与BIT线之间的界面130或MTJ与BE(底部电极)之间的界面140来消散。随着MTJ大小减小，MTJ与BIT线之间及MTJ与BE之间的界面面积亦减小。因此，此些界面在散热方面变得效率较低，此随着读/写速度增加可能成为一更严重的问题。

图7a至图7f示出用于制备将满足本文所述目的的MTJ装置的新整合方案。为便于论述，图5中的表及图6中的表分别列出层描述及工艺步骤。刚刚描述且示出于图4a至图4e中的当前使用(现有技术)方法与待描述的新方法之间的关键差异在于表4的步骤4及步骤5以及其在图7d至图7e中的对应附图。在图7d中所示的步骤4中，代替如现有技术方法的图4d中沉积封装介电质16的单个层，添加两个额外封装层19及20以扩充层16，仍将层16沉积至约20至200A之间的厚度。第二封装层(图7d中的19)通常是被沉积至约20至100A之间的厚度的具有高导热率的金属材料层(导电或非导电且可能具有磁性)，其将用作为散热层。图7d中的第三封装层20是由SiO₂或SiN形成为约50至300A之间的厚度的待用于图案化层19的硬遮罩层。用于图案化层19的工艺(图7e中所示的步骤5)通常通过使用层20作为硬遮罩来对准蚀刻的常用自对准间隔物蚀刻(self-alignment spacer etching)方法来完成，蚀刻经引导使得其在层16停止且沿着侧壁留下层20及19的片段。应注意，蚀刻是在层19/20与层16之间具有良好选择比的RIE蚀刻。在层20及16可由相同介电质材料形成的情况下，可在蚀刻层20之后使用采用不同气体的替代蚀刻方案。在蚀刻之后，层19将与MTJ蚀刻装置隔离。在图案化时，各个别的层19将作为小的“钟罩(bell jar)”以环绕各MTJ装置。层19随后将作为散热层。在步骤5(图7e)中图案化层19之后，将沉积ILD层17(图7f的步骤6)，且接着进行CMP工艺以同时敞开散热层19及MTJ装置13两者。此后，将使用与图4e中的步骤5(现有技术方法)相似的类似工艺来制备BIT线(图7f中的18)以电连接至MTJ及层19。应注意，蚀刻工艺已自两个图案化MTJ堆叠物移除其侧边以外的层19及20，而CMP工艺移除层16的顶部及整个层14，因此可进行BIT线连接。

当磁导材料(诸如镍铁合金(NiFe)等)用于层19时，此层可接着被用作为磁性屏蔽器以吸收来自邻近装置的杂散磁通量且保护MTJ装置。根据磁性材料的选择(其应具有良好导热性)，此结构既可用作为散热器又可用作为磁性屏蔽器。同时，可通过插入由不同弹性常数的材料形成的层19来调节MTJ装置上的周围应力。

接下来参考图8a至图8d的示意图，图中示出及描述(使用图6的表中的步骤)亦满足上文阐述的所述目的的散热器及磁性屏蔽的MTJ装置的替代设计(第二实施例)。

图8a至图8d示意性地示出自图7c中所示的步骤3结束处开始的方法的第二实施例。我们假定此第二实施例的步骤1、2及3与先前在图7a至图7c中示出及在图6的表中描述的彼三个步骤相同。图8a现紧接于图7c中所示的结构且显示一封装工艺，所述封装工艺替换图7d中的彼封装工艺且被描述为图6的表中的步骤4。在此替代实施例的图8a中，已由层16封装图7c的图案化MTJ堆叠物，现接着连续封装三个额外层19、19a及20。层19是散热层且层19a是磁性屏蔽器。其现为皆形成为20至100A之间的厚度的两个不同层(19及19a)，而若先前单个层既是磁性的又是导热的，则其既可用作为散热层又可用作为磁性屏蔽层。可改变19与19a之间的沉积顺序。但无论其沉积顺序如何，现使用自对准蚀刻工艺通过首先图案化层19、接着沉积层19a且使用另一光蚀刻工艺蚀除层19a来独立地图案化此两个层。

图8d显示用来替换图8c的替代方法。不同之处在于在移除封装层19的独立步骤中图案化磁性屏蔽层，使得磁性屏蔽层19a现保持暴露于MTJ堆叠物的顶部上，在此处其可接触BIT线18。

如相关领域中技术人员最终理解的，上文所给出的详细描述阐释本公开而非限制本公开。可对形成及提供热及磁性屏蔽的MTJ装置时使用的方法、材料、结构及尺寸进行修正及修改，同时仍形成及提供根据如由随附权利要求界定的本发明的构思及范围的结构。