补偿非易失存储元件编程时电荷流失与源极线偏置的方法
阅读说明：本技术 补偿非易失存储元件编程时电荷流失与源极线偏置的方法 (Method for compensating charge loss and source line bias during programming of nonvolatile memory element ) 是由 杜君毅 蔡明璋 翁瑞隆 于 2019-01-31 设计创作，主要内容包括：一种补偿非易失性存储元件在编程时电荷流失与源极线偏置的方法,其步骤包含以第一参考电压读取前次编程页来产生原前次编程模式、将该原前次编程模式与当前编程模式合并以产生合并后编程模式、以第二参考电压读取该前次编程页来产生检验后前次编程模式、以及将该检验后前次编程模式与该合并后编程模式合并以产生补偿后当前编程模式,其中该第二参考电压高于该第一参考电压。(A method for compensating charge loss and source line bias during programming of a non-volatile memory device includes reading a previous program page at a first reference voltage to generate an original previous program pattern, merging the original previous program pattern with a current program pattern to generate a merged subsequent program pattern, reading the previous program page at a second reference voltage to generate a verified previous program pattern, and merging the verified previous program pattern with the merged subsequent program pattern to generate a compensated current program pattern, wherein the second reference voltage is higher than the first reference voltage.)
技术领域
本发明通常关于一种编程非易失性存储元件的方法，更具体地，关于一种编程非易失性存储元件来补偿其在多次编程后电荷流失与源极线偏置的方法。
背景技术
固态内存能够以非易失性(non-volatile)的方式来存储电荷，特别是以电可擦可编程只读存储器(electrically-erasable programmable read-only memory，EEPROM)以及闪存EEPROM的形式封装在小尺寸外型的存储卡中，其近来成为多种移动或手持式装置，特别是信息装置与消费性电子产品等的存储方案选择。与同是固态内存的随机存取存储器(random access memory，RAM)不同的是，闪存是非易失性质的，其在电源关闭后也能够保留所存储的数据。尽管成本较高，越来越高比例的闪存被用在大容量存储应用中。不论是内建式或是外插式，闪存因为其尺寸小、低能耗、高速、高可靠性等诸多优点，非常适合用在移动或手持式装置存储的场合。
上述的EEPROM或是可擦可编程只读存储器(EPROM)都是非易失性内存的一种，其存储单元中所存储的数据可以被擦除并写入或“编程”(program)新的数据。两者都在场效应晶体管结构中采用(未连接式的)浮栅，其设置在半导体基板中介于源极与漏极之间的通道区上头。浮栅上会设置控制栅，其晶体管的临界电压特性是受浮栅中所留存的电荷量所控制。此即当浮栅中的电荷量为一定水平时，要让此晶体管开路就必须在控制栅施加对应的临界电压，以让电流能在源极漏极之间流动。
非易失性存储元件常见的一个问题就是电荷流失。编程过的存储单元中会有个别累积的电荷量，其以足够分立的量子域形态保存在单元之中，因此当临界的读取电压施加在编程过的存储单元时可以清楚准确地判别出该单元的编程态。当以高速高效能模式来存取数据时，编程过的闪存存储单元所积存的电荷总量会随着时间产生变化(电荷漂移)。多种环境上或运作上的因素都可能会影响闪存存储单元中的电荷漂移率。特别是存储单元在维持其编程态一段特定时间后有可能发生此电荷流失的现象，其单元中的电荷水平不断随着浮栅漏电而下移。例如，固有的电荷流失现象即是因为存储单元在经受编程脉冲后电子从浮栅邻近的穿隧氧化层外漏所致。
图1A即以数量分布对读取电压的坐标方式(如位数)来表达出存储元件在编程时所发生的电荷流失现象。图中的VL是理想情况下某编程态(以虚线表示)数量分布中的最低分布电压，而图中VR是读取时的参考电压，如0伏，其作为判别水平根据所读取到的电压将单元划分为某第一编程态(如“H”态)或是某第二编程态(如“L”态)。最低分布电压VL与参考电压VR之间的间距M1是预设来避免读取错误的判别容限。从图中可以看到电荷流失问题会导致部分的数量分布曲线往判别容限区域延伸(以实线表示)。此现象会造成部分本来应该被划分为“H”态(较不导电)的单元被误分为“L”态(较导电)。换句话说，电荷流失问题会减少不同编程态之间的判别容限(如M1→M2)，进而增加了读取错误的可能性。
非易失性存储元件另一个常见的问题是源极线偏置(source line bias)，此问题特别容易发生在那些将大量存储单元的源极连接到一个源极线来接地的内存架构中，其会使用共同的源极线对这些单元做并行读取的动作而使得电流流过源极线。然而，由于源极线本身具有一定的电阻，这会使得真实的接地端与连着诸多存储单元的源极线之间产生一定的压差。读取期间，控制栅所提供的临界电压是以源极线为准的，然而系统电力端却是以真实接地端为准，因此所读取检测到的电压值会因为此源极线偏置现象而变得不准确。
图1B即以数量分布对读取电压的坐标方式(如位数)来表达出存储元件在编程时所发生的源极线偏置现象。从图中可以清楚地看到理想状态下某编程态的数量分布曲线(以虚线表示)，包含其最低分布电压VL，会因为此源极线偏置而整个往左边偏移(以实线表示)。此偏移的结果也会如上述电荷流失一样造成最低分布电压VL与参考电压VR之间的判别容限减少(如M1→M2)。
因此，鉴于现今市场对于高效能与高可靠度的非易失性内存的广泛需求，其会需要一种非易失性内存的编程机制来补偿内存在读取与编程运作中所发生的电荷流失与源极线偏置等问题。
发明内容
为了解决上述的电荷流失与源极线偏置错误等问题，本发明因此提出了一种新颖的存储单元编程方法。此方法的特点在于其预读(pre-read)步骤，其可标记出前一次编程模式(program pattern)中的问题单元，并具有两道模式合并步骤来根据该预读步骤所产生的检验后前次编程模式结果来结合并补偿当前的编程模式。
本发明的目的即在于提出一种补偿非易失性存储元件在编程时电荷流失与源极线偏置的方法，此方法的步骤包含以第一参考电压读取前次编程页来产生原前次编程模式、将该原前次编程模式与当前编程模式合并以产生合并后编程模式、以第二参考电压读取该前次编程页来产生检验后前次编程模式、以及将该检验后前次编程模式与该合并后编程模式合并以产生补偿后当前编程模式，其中该第二参考电压高于该第一参考电压。
本发明的这类目的与其他目的在阅读者研究过下文以多种图示与绘图来描述的较优实施例的细节说明后必然可变得更为明了显见。
附图说明
本说明书包含附图，其并于文中构成了本说明书的一部分，使阅读者对于本发明实施例能有进一步的了解。这些图示描绘出本发明的一些实施例，并连同下文的实施例描述一起说明其原理。在这些图示中：
图1A与图1B以位数对读取电压的坐标方式分别表达出非易失性存储元件在编程时所发生的电荷流失与源极线偏置现象；
图2图示出具有浮栅来存储电荷的EEPROM单元形态的非易失性内存的示意图；
图3图示出读取/写入电路同时运作在整页存储单元的示意图；
图4是根据本发明较优实施例补偿非易失性存储元件在编程时电荷流失与源极线偏置的方法流程图。
图5图示出根据本发明较优实施例预读模块在步骤S1运作时的示意图；
图6图示出根据本发明较优实施例预读模块在步骤S2运作时的示意图；
图7图示出根据本发明较优实施例预读模块在步骤S3运作时的示意图；以及
图8图示出根据本发明较优实施例预读模块在步骤S4运作时的示意图。
须注意本说明书中的所有图示均为图例性质，为了清楚与方便图标说明的目的，图标中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标识改变后或不同实施例中对应或类似的组件特征。
具体实施方式
存储装置一般都会包含装设在存储卡上的一个或多个存储芯片，每个这类的存储芯片都会包含存储单元数组，其辅助译码、抹写、写入、读取电路等周边电路来运作。较复杂的存储装置会伴随着控制器来进行智能或高阶的存储运作或接口链接。现今已有许多商业上成功的非易失性固态存储装置。这类存储装置可能采用不同类型的存储单元，其每一类都可能具有一个或多个电荷存储组件。
图2图示出具有浮栅来存储电荷的电可擦可编程只读存储器(electrically-erasable programmable read-only memory，EEPROM)单元形态的非易失性内存的示意图，其能从源极流过通道到漏极端的电流量是取决于控制栅CG的电压以及中介的浮栅中所存有的电荷量。EEPROM与EPROM的结构类似，但其额外提供了通过施加定量电压来从浮栅加载与移除电荷的机制，不需要曝照紫外光等动作。
在实践中，存储单元的存储态(或编程态)通常都是通过在控制栅上施加参考电压来检测流过单元源极到漏极的传导电压或电流来达到读取目的的。因此，相对于固定的控制栅参考电压而言，可以检测出其所对应浮栅的传导电压或电流，以及其中所存储的电荷量。同样地，编写入该浮栅中的电荷量范围也决定了其对应的临界电压或传导电流的容限度。
对一般的双态EEPROM存储单元来说，其至少会设立一个电压或电流电平来将所检测到的传导值分成两个区域。当施加一定的预定电压到存储单元时，其源极/漏极电流经由比较该电平(参考电压VR或参考电流IR)而被结算成一种存储态。如果所读取到的电压或电流高于该电平，该单元就会被判定为是一种逻辑态(如“0”态)。另一方面，如果所读取到的电压或电流低于该电平，该单元则会被判定为是另一逻辑态(如“1”态)。这样，一个双态存储单元可以存储1位的信息。一个EEPROM存储单元可设计成具有更多类的存储态，例如四态存储单元(如“0”，“1”，“2”，“3”等存储态)，其参考值可来源于外部编程，通常会被提供来作为内存系统的一部分来产生电压电平。
图3图示出读取/写入电路同时运作在整页存储单元的示意图。一个编程页(page)可包含多个一列的存储单元12(如128位)，其读取/写入电路10中的每个检测模块14都会经由位线16耦接到其所对应的存储单元12。例如，检测模块14是检测存储单元12的传导电压V1，其传导电流会从检测模块14经由位线16流到存储单元的漏极，再从源极流出经由源极线18接地。在整合的电路芯片中，存储数组中的存储单元都会耦接源极线18的多个分支，再经由该源极线连接到芯片外部的一些接地端。
相较于公知以及常规的读取/编程方案而言，本发明的读取/编程方法采用在常规的编程步骤之前先进行预读步骤以及合并步骤，以通过检测出问题单元，如那些有严重电荷流失或源极线偏置问题者，来补偿当前编程的单元。这些前次编程中的问题单元会在进行常规编程前事先被标记出来并在预定地当前编程模式中被划定为“L”态(低态，即较导电的存储态)。以此方式，当前编程模式中对应的问题单元会具有被补偿的存储态，以期望能够在后续步骤中被更正确、更少判定错误地读取/编程。
图4是根据本发明较优实施例补偿非易失性存储元件在编程时电荷流失与源极线偏置的方法流程图。此预读方法的步骤概述如下：
步骤S1：以第一参考电压读取前次编程页来产生原前次编程模式，其中此前次编程页包含多个存储单元。
步骤S2：将该原前次编程模式与当前编程模式合并，以产生合并后编程模式。
步骤S3：以第二参考电压读取前次编程页来产生检验后前次编程模式。
步骤S4：将该检验后前次编程模式与该合并后编程模式合并，以产生补偿后当前编程模式。
上述步骤的细节描述现在将参照图5-8在下文较优实施例中进行说明。
首先请参照图5，其为根据本发明较优实施例中预读模块100的示意图。在此实施例中，其使用具有8个存储单元(8位)的示范性编程页来表达本发明预读方法中读取与合并动作期间的存储态变化。此阶段中的第一参考电压VR设定成0伏，其作为电压电平判读存储单元为第一编程态(如“H”态)或是第二编程态(如“L”态)。理想状态下“H”态位数量分布曲线中的最低分布电压VL设定成1.8伏。这样，两存储态之间会有预设的1.8伏判定容限区域。
在步骤S1中，具有个别单元电压(1.2，3，-1，-1，-1，-1，-1，-1)的前次编程页101会被预读模块100以第一参考电压VR所读取。在此读取步骤中，个别单元电压低于第一参考电压VR的存储单元都将被划为“L”态，而电压高于第一参考电压VR的存储单元都将被划为“H”态。这样，由于此读取步骤中的第一参考电压VR被设定为0伏，其由预读模块100从前次编程页101所读出的编程模式会具有(H，H，L，L，L，L，L，L)个别单元的存储态。为了方便说明的目的，此根据第一参考电压VR所判别出的编程模式在下文中会称为原前次编程模式103。其后，所读取出的该原前次编程模式103会被传送到并存储在节点N1。
如图中所示，尽管前次编程页101中的第一存储单元在此步骤中被划成“H”态，但其实它只有1.2伏的电压水平，低于理想状态下“H”态位数量分布曲线中所预定的最低分布电压VL(1.8伏)。此现象意味着前次编程页101的该第一存储单元可能是一个问题单元，有严重的电荷流失与源极线偏置问题，且其有可能在经过多次的编程后被划分判定为“L”态。此第一预读步骤的目的是要表达并产生出标准编程环境下该编程页的单元存储模式，其中没有任何的存储单元是读取错误的，就算是这些问题单元。
在步骤S2中，存储在节点N1中的原前次编程模式103会与当前编程模式105合并，以产生合并后编程模式111。此步骤涉及到多个动作。请参照图6，首先当前编程模式105会被预读模块100加载到节点N2。此节点N2是连接到合并栅109的漏极。该合并栅109是为节点N1来控制其开关，且具有源极连接到电压V1，其中电压V1在此阶段设定在0伏(即逻辑“0”的电压)。
再参照图6。在将当前编程模式105载入节点N2后，存储在节点N1的原前次编程模式103会作为栅极电压脉冲施加在合并栅109。此电压脉冲中具有该原前次编程模式103中个别的存储态，其会个别开关其所对应的存储单元的合并栅109。举例来说，原前次编程模式103中的第一与第二存储单元是“H”态。此两单元中的高态“H”电压水平会开启合并栅109，让合并栅109源极端的电压V1连接到节点N2。另一方面，原前次编程模式103中的第三到第八存储单元是“L”态，它们的低态“L”电压水平不会开启合并栅109，所以合并栅109源极端的电压V1无法连接到节点N2。
通过上述使用原前次编程模式103作为栅极电压的栅控机制，存储在节点N1的原前次编程模式103可与载入到节点N2的当前编程模式105合并。因为合并栅109在所对应第一与第二存储单元的编程中是开启的，当前编程模式105中的第一与第二存储单元的“H”态会被取代成“L”态，而其他存储单元的存储态则保持不变。此时节点N2中修改后的当前编程模式105在后文中将称为合并后编程模式111，如图6所示。此合并后编程模式111包含该编程页中结合后个别单元的存储态。此合并动作是旨在将当前编程模式105中所有对应原前次编程模式103中“H”态的存储单元全部改成“L”态，就算是那些前次编程页101中高于预定理想最低分布电压VL许多的“H”态存储单元。在此合并动作后，合并后编程模式111会被传送到节点N1，原先存储在节点N1中的原前次编程模式103会被该合并后编程模式111取代。
在步骤S3，如图7所示，具有(1.2，3，-1，-1，-1，-1，-1，-1)个别单元电压的前次编程页101会再次受到读取。然而在此阶段中，其是以第二参考电压VR为基准来读取，其中第二参考电压VR设定在与理想状态下“H”态位数量分布曲线中的最低分布电压VL完全相同的1.8伏。此即意味着此编程页中有电荷流失或源极线偏置问题的存储单元(如较小电压1.2伏的第一存储单元)在此检验性的预读动作中都会被划为“L”态。这样，其读出的编程模式(L，H，L，L，L，L，L，L)不同于步骤S1中原前次编程模式103。这个使用相对高的第二参考电压VR为基准判定出的编程模式在后文中将称为检验后前次编程模式113，其意味此编程页中的问题存储单元都已被检验和标定。检验后前次编程模式113之后会被传送到并存储在节点N2。与此同时，存储在节点N1中的编程模式会是步骤S2中得到的合并后编程模式111。
在步骤S4中，存储在节点N2中的检验后前次编程模式113将会与存储在节点N1中的合并后编程模式111合并，以产生补偿后当前编程模式115。此步骤涉及到多个动作。请参照图8，首先将存储在节点N1的合并后编程模式111作为栅极电压脉冲施加在合并栅109上，其中该合并栅109具有源极连接到电压V2，其电压在此阶段设定为电源电压(即逻辑“1”的电压)。请注意步骤S4中的电压V2与步骤S2中的电压V1不同。
具有合并后编程模式111中个别存储态的电压脉冲会开关其所对应存储单元的合并栅109。举例来说，合并后编程模式111中最后三个存储单元处于“H”态，这三个存储单元的“H”态电压会开启合并栅109，让上述合并栅109源极端的电压V2连接到节点N2。
通过上述使用合并后编程模式111作为栅极电压的栅控机制，存储在节点N1的合并后编程模式111可与存储在节点N2的检验后前次编程模式113合并。由于合并栅109在该编程页中所对应的最后三个存储单元编程中是开启的，检验后前次编程模式113中的该最后三个存储单元的“L”态会被所连接源极电压V2所处的“H”态所取代，而其他存储单元的存储态则保持不变，因此，存储在节点N2的检验后前次编程模式113修改为补偿后当前编程模式115。相较于原当前编程模式105，此补偿后当前编程模式115会包含该所标记具有“L”态的问题第一单元，其他的单元则保持不变，后续根据补偿后当前编程模式115进行当前编程动作。
通过将当前编程页中对应前次编程结果检验出判别容限较小的存储单元并且标记成“L”态，此受标记的“L”态问题单元在后续编程中可使用正确地电压水平进行补偿和再编程，因此可以显著改善如图1A与1B所示的内存在经过多次编程和长时间存储后其“H”态数量分布曲线出现电荷流失与源极线偏置的问题。
以上所述仅为本发明的较优实施例，凡根据本发明权利要求所做的等效变化与修改，都应属于本发明的覆盖范围。
【符号说明】
10 读取/写入电路
12 存储单元
14 检测模块
16 位线
18 源极线
100 预读模块
101 前次编程页
103 原前次编程模式
105 当前编程模式
109 合并栅
111 合并后编程模式
113 检验后前次编程模式
CG 控制栅
D 源极
M1，M2 判别容限
N1，N2 节点
S1，S2，S3，S4 步骤
V1，V2 电压
VL 最低分布电压
VR 参考电压