具有电流阻挡层的发光二极管芯片及其制备方法
阅读说明：本技术 具有电流阻挡层的发光二极管芯片及其制备方法 (Light emitting diode chip with current blocking layer and preparation method thereof ) 是由 孙虎 李俊生 胡根水 于 2021-07-01 设计创作，主要内容包括：本公开提供了具有电流阻挡层的发光二极管芯片及其制备方法,属于发光二极管制作领域。外延片包括衬底及依次层叠在衬底上的n型层、发光层、p型层、电流阻挡层与氧化铟锡层,电流阻挡层上具有连通至p型层的电极孔、沿电极孔的周向均匀分布的连通至p型层的电极槽,电极槽与电极孔间隔,电流阻挡层上的氧化铟锡层有避让孔。p电极位于电流阻挡层上且p电极覆盖避让孔、电极孔与电极槽,p电极的电流密度可以分散到电极孔与均匀分布的电极槽内,较为均匀且较为分散地进入p型层内以使发光二极管芯片正常发光。电流的集中度降低而分散度提高,电流过于集中而导致的电流击穿出现的可能性减小,提高发光二极管芯片的使用寿命。(The disclosure provides a light emitting diode chip with a current blocking layer and a preparation method thereof, belonging to the field of light emitting diode manufacturing. The epitaxial wafer comprises a substrate, and an n-type layer, a light-emitting layer, a p-type layer, a current blocking layer and an indium tin oxide layer which are sequentially stacked on the substrate, wherein the current blocking layer is provided with electrode holes communicated to the p-type layer and electrode grooves which are uniformly distributed along the circumferential direction of the electrode holes and communicated to the p-type layer, the electrode grooves are spaced from the electrode holes, and the indium tin oxide layer on the current blocking layer is provided with avoidance holes. The p-electrode is positioned on the current barrier layer and covers the avoidance hole, the electrode hole and the electrode groove, the current density of the p-electrode can be dispersed into the electrode hole and the electrode groove which are uniformly distributed, and the p-electrode enters the p-type layer uniformly and dispersedly to enable the light-emitting diode chip to emit light normally. The current concentration is reduced, the dispersity is improved, the possibility of current breakdown caused by over-concentration of the current is reduced, and the service life of the light-emitting diode chip is prolonged.)
技术领域
本公开涉及发光二极管制作领域，特别涉及具有电流阻挡层的发光二极管芯片及其制备方法。
背景技术
发光二极管是一种能发光的半导体电子元件。作为一种高效、环保、绿色新型固态照明光源，正在被迅速广泛地得到应用，如交通信号灯、汽车内外灯、城市景观照明、手机背光源等，提高芯片发光效率是发光二极管不断追求的目标。
发光二极管芯片则是用于制备发光二极管的基础结构，发光二极管芯片至少包括n电极、p电极、与外延片，外延片包括衬底及在衬底上层叠的n型层、发光层、p型层、电流阻挡层及氧化铟锡层。电流阻挡层上具有延伸到n型层的凹槽，n电极位于n型层被凹槽暴露的表面上；电流阻挡层中开有通孔，氧化铟锡层的一部分位于通孔内，氧化铟锡层连通p型层与p电极。p电极与p型层之间的部分电流直接通过通孔传递，容易导致通孔处电流过于集中，出现电流击穿而影响发光二极管芯片的使用寿命。
发明内容
本公开实施例提供了具有电流阻挡层的发光二极管芯片及其制备方法，能够分散电流并降低电流击穿的可能以提高发光二极管芯片的使用寿命。所述技术方案如下：
本公开实施例提供了一种具有电流阻挡层的发光二极管芯片，所述发光二极管芯片包括n电极、p电极与外延片，所述外延片包括衬底及依次层叠在所述衬底上的n型层、发光层、p型层、电流阻挡层与氧化铟锡层，所述p型层具有延伸到n型层的凹槽，
所述电流阻挡层层叠于所述p型层的部分表面，所述电流阻挡层具有连通至所述p型层的电极孔，所述电流阻挡层具有沿所述电极孔的周向均匀分布的连通至所述p型层的多个电极槽，所述多个电极槽与所述电极孔均相互间隔，
所述氧化铟锡层层叠于所述电流阻挡层与所述p型层上，所述氧化铟锡层具有与所述电极孔及所述电极槽连通的避让孔，所述避让孔包括与所述电极孔同轴的圆形部分以及与所述多个电极槽一一对应的多个条形部分，所述条形部分在所述衬底的表面的正投影位于所述电极槽在所述衬底的表面的正投影内，
所述n电极位于所述n型层被所述凹槽暴露的表面上，所述p电极位于所述电流阻挡层上且所述p电极覆盖所述电极孔与所述圆形部分，每个所述条形部分的侧壁与所述p电极的周壁之间形成空白区域。
可选地，每个所述电极槽在所述衬底的表面的正投影为条形，所述条形的长度方向平行于所述电极孔的一条直径。
可选地，所述条形的长度与所述条形的宽度之比为1:1～2:1。
可选地，所述电极槽的长度为15um～25um。
可选地，所述电极孔与所述电极槽之间的最小距离为1um～5um。
本公开实施例提供了一种具有电流阻挡层的发光二极管芯片的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上依次生长n型层、发光层、p型层；
在所述p型层形成延伸至所述n型层的凹槽；
在所述p型层上生长电流阻挡层，所述电流阻挡层具有连通至所述p型层的电极孔，所述电流阻挡层具有沿所述电极孔的周向均匀分布的连通至所述p型层的多个电极槽，所述多个电极槽与所述电极孔均相互间隔；
在所述电流阻挡层与所述p型层上形成氧化铟锡层，所述氧化铟锡层具有与所述电极孔及所述电极槽连通的避让孔，所述避让孔包括与所述电极孔同轴的圆形部分以及与所述多个电极槽一一对应的多个条形部分，所述条形部分在所述衬底的表面的正投影位于所述电极槽在所述衬底的表面的正投影内；
在所述n型层被所述凹槽暴露的表面上形成n电极；
在所述电流阻挡层与部分所述p型层上形成p电极，所述p电极位于所述电流阻挡层上且所述p电极覆盖所述电极孔与所述圆形部分，每个所述条形部分的侧壁与所述p电极的周壁之间形成空白区域。
可选地，所述p电极采用磁控溅射形成。
可选地，所述p电极的磁控溅射温度为20℃～60℃，所述p电极的磁控溅射压力为1E-6mtorr～8E-7mtorr。
可选地，所述在所述电流阻挡层与部分所述p型层上形成p电极，包括：
在所述氧化铟锡层、所述电流阻挡层及所述p型层所暴露的表面涂覆光刻胶；
在所述光刻胶的表面形成电极图案孔；
磁控溅射在所述电极图案孔内形成p电极并在所述光刻胶的表面形成金属层；
使用粘附带粘连并去除所述金属层；
去除所述光刻胶，得到所述p电极。
可选地，所述粘附带为具有粘附力的透明聚酯膜。
本公开实施例提供的技术方案带来的有益效果是：
外延片包括衬底及依次层叠在衬底上的n型层、发光层、p型层、电流阻挡层与氧化铟锡层，p型层具有延伸到n型层的凹槽以便于在n型层上生长n电极。电流阻挡层覆盖p型层的部分表面，电流阻挡层用于生长p电极，电流阻挡层上具有连通至p型层的电极孔，并且电流阻挡层还具有沿电极孔的周向均匀分布的连通至p型层的多个电极槽，多个电极槽与电极孔间隔，电流阻挡层上的氧化铟锡层的避让孔包括与电极孔同轴的圆形部分以及与多个电极槽一一对应的多个条形部分，圆形部分可以保证p电极生长到圆形部分与电极孔内实现电流的正常流动，氧化铟锡层本身也可以实现电流的扩展；而条形部分在衬底的表面的正投影位于电极槽在衬底的表面的正投影内，且条形部分的侧壁与p电极的周壁之间可以形成空白区域，空白区域本身是不会导电的，可以进一步有效分散电流。p电极的电流密度可以分散到电极孔与均匀分布的电极槽内，较为均匀且较为分散地进入p型层内以使发光二极管芯片正常发光。电流的集中度降低而分散度提高，电流过于集中而导致的电流击穿出现的可能性减小，提高发光二极管芯片的使用寿命。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的具有电流阻挡层的发光二极管芯片的结构示意图；
图2是本公开实施例提供的电流阻挡层与氧化铟锡层的示意图；
图3是本公开实施例提供的氧化铟锡层与p电极的示意图；
图4是本公开实施例提供的另一种发光二极管芯片的结构示意图；
图5是本公开实施例提供的一种具有电流阻挡层的发光二极管芯片及其制备方法流程图；
图6是本公开实施例提供的另一种具有电流阻挡层的发光二极管芯片及其制备方法流程图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
为便于理解，图1是本公开实施例提供的具有电流阻挡层的发光二极管芯片的结构示意图，参考图1可知，本公开实施例提供了一种具有电流阻挡层35的发光二极管芯片，发光二极管芯片包括n电极1、p电极2与外延片3，外延片3包括衬底31及依次层叠在衬底31上的n型层32、发光层33、p型层34、电流阻挡层35与氧化铟锡层36，p型层34具有延伸到n型层32的凹槽S。
电流阻挡层35层叠于p型层34的部分表面，电流阻挡层35具有连通至p型层34的电极孔351，电流阻挡层35具有沿电极孔351的周向均匀分布的连通至p型层34的多个电极槽352，多个电极槽352与电极孔351均相互间隔。
氧化铟锡层36层叠于电流阻挡层35与p型层34上，氧化铟锡层36具有与电极孔351及电极槽352连通的避让孔361，避让孔361包括与电极孔351同轴的圆形部分3611以及与多个电极槽352一一对应的多个条形部分3612，条形部分3612在衬底31的表面的正投影位于电极槽352在衬底的表面的正投影内。
n电极1位于n型层32被凹槽S暴露的表面上，p电极2位于电流阻挡层35上且p电极2覆盖避让孔361、电极孔351与电极槽352，每个条形部分3612的侧壁与p电极2的周壁之间形成空白区域C。
外延片3包括衬底31及依次层叠在衬底31上的n型层32、发光层33、p型层34、电流阻挡层35与氧化铟锡层36，p型层34具有延伸到n型层32的凹槽S以便于在n型层32上生长n电极1。电流阻挡层35覆盖p型层34的部分表面，电流阻挡层35用于生长p电极2，电流阻挡层35上具有连通至p型层34的电极孔351，并且电流阻挡层35还具有沿电极孔351的周向均匀分布的连通至p型层34的电极槽352，电极槽352与电极孔351间隔，电流阻挡层35上的氧化铟锡层36的避让孔361可以保证p电极2生长到电极槽352与电极孔351内，氧化铟锡层36本身也可以实现电流的扩展。而p电极2位于电流阻挡层35上且p电极2覆盖避让孔361、电极孔351与电极槽352，p电极2可以通过电极孔351以及电极槽352连通到p型层34，p电极2的电流密度可以分散到电极孔351与均匀分布的电极槽352内，较为均匀且较为分散地进入p型层34内以使发光二极管芯片正常发光。电流的集中度降低而分散度提高，电流过于集中而导致的电流击穿出现的可能性减小，提高发光二极管芯片的使用寿命。
并且空白区域C的存在，可以一定程度上降低整体的生长成本。
需要说明的是，空白区域C被钝化保护层39填充覆盖。空白区域C仅被钝化保护层39覆盖，可以降低光线在空白区域C处及以上的吸光情况，提高出光效率。
需要说明的是，电极孔351为柱状孔，并且，电极孔351与电极槽352在衬底31的表面的正投影，位于氧化铟锡层36具有的避让孔361在衬底31的表面的正投影的区域内。电极槽352设置在电流阻挡层35的侧壁上。
示例性地，电极槽352的个数可为3～6个。
能够实现对p电极2的电流的有效分散与扩展，保证电流能够较为均匀地进入发光二极管的芯片内，提高最终得到的外延片3的发光均匀度，并减小发光二极管芯片出现电流击穿的可能性。图1与图2中的电极槽352的个数则可为4个，能够保证最终得到的发光二极管芯片的质量并降低芯片被电流击穿的可能性。
可选地，每个电极槽352在衬底31的表面的正投影为条形，条形的长度方向平行于电极孔351的一条直径。
每个电极槽352在衬底31的表面的正投影为条形，条形的长度方向平行于电极孔351的一条直径，电极槽352可以提供p电极2更多的流动区域，并且电流的分散效果较好，不容易出现击穿的情况。
需要说明的是，衬底31的表面为衬底31的用于层叠外延材料的表面。外延材料包括n型层32及发光层33等外延层。
示例性地，在平行于衬底31的表面的方向上，电极槽352靠近电极孔351的一端的内壁为弧形。
在平行于衬底31的表面的方向上，电极槽352靠近电极孔351的一端的内壁为弧形，可以保证电极槽352对p电极2的分散作用，并且得到的电极槽352与p电极2之间的粘连性较好。电极槽352靠近电极孔351的一端的内壁在衬底31的表面的正投影为弧线。
可选地，在电极槽352在衬底31的表面的正投影为条形的前提下，条形的长度与条形的宽度之比为1:1～2:1。
条形的长度与条形的宽度在以上范围内时，p电极2可以在电极槽352内良好生长，并且p电极2传递的电流的分布也更为均匀，p电极2的电流不会过度集中。在控制电流阻挡层35与p电极2的成本的同时，有效降低了发光二极管芯片可能出现的电流击穿的问题。
示例性地，电极槽352的长度为15um～25um。
电极槽352的长度在以上范围内时，可以保证最终得到的p电极2的电流的扩展范围足够，不易出现电流击穿的情况。
可选地，电极槽352的宽度为10um～20um。
电极槽352的宽度在以上范围内时，电极槽352内的p电极2的生长质量较好，并且p电极2的电流可以有效扩展，降低电流击穿发光二极管芯片的可能性。
在本公开所提供的其他实现方式中，电极槽352在衬底31的表面的正投影也可以为矩形、圆形或者其他不规则形状，本公开对此不做限制。电极槽352的长度或者宽度也可区别于以上范围，本公开对此不做限制。
可选地，电极孔351与电极槽352之间的最小距离为1um～5um。
电极孔351与电极槽352之间的最小距离在以上范围内，p电极2的结构相对较为紧凑的同时，p电极2的电流分散的效果较好。
需要说明的是，电极孔351与电极槽352之间的最小距离，为在平行于衬底31的表面的方向上，电极孔351与电极槽352之间的最小距离。
示例性地，电流阻挡层35的高度为0.08um～0.5um。
电流阻挡层35的高度在以上范围内，可以保证电流的有效扩散。
在本公开所提供的实现方式中，电流阻挡层35的材料可为氧化硅。在本公开所提供的其他实现方式中，电流阻挡层35的材料也可以为氧化铝之类的材料，本公开对此不做限制。
可选地，氧化铟锡层36的高度为0.02um～0.24um。可以保证电流的扩展的同时，氧化铟锡层36本身的质量也较好。
需要说明的是，高度为在垂直于衬底31的表面的方向上的高度。
图2是本公开实施例提供的电流阻挡层与氧化铟锡层的示意图，图3是本公开实施例提供的氧化铟锡层与p电极的示意图，参考图2与图3可知，避让孔361的圆形部分3611的直径可大于电极孔351的直径，p电极2的直径可大于圆形部分3611的直径且p电极2的直径小于两个条形部分3612之间的最大距离，此处的最大距离为两个条形部分3612之间在平行于衬底31的表面的方向上的最大距离。
可以便于避让孔361以及p电极2的成形与生长，也可以保证p电极2与氧化铟锡层36之间的稳定接触，保证最终得到的电流传导效果及整体质量均较好。
示例性地，p电极2在衬底31的表面的正投影的外轮廓，位于电流阻挡层35在衬底31的表面的正投影的外轮廓内。且电流阻挡层35在衬底31的表面的正投影与氧化铟锡层36在衬底31的表面的正投影存在重合部分。
可以保证p电极2与氧化铟锡层36之间的良好接触，同时保证p电极2可以稳定制备于电流阻挡层35上，保护外延片3的内部。
需要说明的是，电流阻挡层35没有被p电极2所覆盖的表面，均可覆盖氧化铟锡层36，且氧化铟锡层36的避让孔361的内壁均与p电极2的外周壁固定。外延片3的内部质量较好，p电极2与氧化铟锡层36之间的粘连性较好。
图4是本公开实施例提供的另一种发光二极管芯片的结构示意图，参考图4可知，在本公开提供的另一种实现方式中，发光二极管芯片包括n电极1、p电极2与外延片3，外延片3包括衬底31及依次层叠在衬底31上的缓冲层37、n型层32、发光层33、AlGaN电子阻挡层38、p型层34、电流阻挡层35与氧化铟锡层36，p型层34具有延伸到n型层32的凹槽S。
电流阻挡层35层叠于p型层34的部分表面，电流阻挡层35具有连通至p型层34的电极孔351，电流阻挡层35具有沿电极孔351的周向均匀分布的连通至p型层34的电极槽352，电极槽352与电极孔351间隔。
氧化铟锡层36层叠于电流阻挡层35与p型层34上，氧化铟锡层36具有与电极孔351及电极槽352连通的避让孔361。
n电极1位于n型层32被凹槽S暴露的表面上，p电极2位于电流阻挡层35上且p电极2覆盖避让孔361、电极孔351与电极槽352。
需要说明的是，图4中所示的电流阻挡层35的结构、氧化铟锡层36的结构以及p电极2的结构与图1中所示的电流阻挡层35的结构、氧化铟锡层36的结构以及p电极2的结构分别相同，因此此处不再赘述。
可选地，衬底31可为蓝宝石衬底31。易于制作与获取。
示例性地，缓冲层37可包括依次层叠在衬底31上的GaN缓冲层。能够有效缓解晶格失配。
在本公开所提供的其他实现方式中，缓冲层37也可为铝氮、铝镓氮或铝铟镓氮中的一种。本公开对此不做限制。
可选地，n型层32可为n型GaN层。n型GaN层的掺杂元素可为Si，且Si元素的掺杂浓度可为1×1018～1×1019cm-3。n型GaN层整体的质量较好。
示例性地，n型GaN层的厚度可为1～5μm。得到的n型GaN层整体的质量较好。
在本公开提供的一种实现方式中，n型GaN层的厚度可为3μm。本公开对此不做限制。
示例性地，发光层33包括多个交替层叠的InGaN阱层及GaN垒层，InGaN阱层的厚度可为2～5nm，GaN垒层的厚度可为8～20nm。
示例性地，发光层33的整体厚度可为50～130nm，In摩尔含量13％～25％。
可选地，AlGaN电子阻挡层38中Al组分可为0.15～0.25。阻挡电子的效果较好。
可选地，AlGaN电子阻挡层38的厚度可为20～100nm。得到的AlGaN电子阻挡层38的质量较好。
能够提供足够的空穴，并保证发光二极管芯片整体的成本不会过高。
可选地，p型层34可为p型GaN层。p型GaN层的厚度可为80～300nm。可以提供足够的空穴。
示例性地，电流阻挡层35的材料为氧化硅，电流阻挡层35的厚度为2～3um。能够有效避免电流直击p型层34并对p型层34造成损伤。
可选地，氧化铟锡层36为氧化铟锡材料制备，氧化铟锡层36的厚度可为0.5～1.5um。得到的发光二极管芯片的质量较好。
可选地，n电极1与p电极2，可采用金、铝、铬、镍、铂、钛中的至少一种材料进行制备。
示例性地，钝化保护层39的材料为氧化硅，钝化保护层39的厚度为2～3um。得到的发光二极管芯片的质量较好。
需要说明的是，图4中所示的外延片3结构相对图1中所示的外延片3结构，在衬底31与n型GaN层之间增加了缓冲层37，在多量子阱层与p型复合层之间增加了阻止电子溢流的AlGaN电子阻挡层38。保证发光均匀度。整体得到的外延片3的质量及发光效率会更好。
需要说明的是，在本公开所提供的其他实现方式中，发光二极管芯片也还可包括其他层次结构，本公开对此不做限制。且本公开所提供的发光二极管芯片的主要材料为氮化镓，实际上在本公开所提供的其他实现方式中，发光二极管芯片的主要材料也可以为铝镓砷或铝镓铟磷，本公开在此不做限制。
图5是本公开实施例提供的一种发光二极管外延片的制备方法流程图，如图5所示，该紫外具有电流阻挡层的发光二极管芯片及其制备方法可包括：
S101：提供一衬底。
S102：在衬底上依次生长n型层、发光层、p型层。
S103：在p型层形成延伸至n型层的凹槽。
S104：在p型层上生长电流阻挡层，电流阻挡层具有连通至p型层的电极孔，电流阻挡层具有沿电极孔的周向均匀分布的连通至p型层的多个电极槽，多个电极槽与电极孔均相互间隔。
S105：在电流阻挡层与p型层上形成氧化铟锡层，氧化铟锡层具有与电极孔及电极槽连通的避让孔，避让孔包括与电极孔同轴的圆形部分以及与多个电极槽一一对应的多个条形部分，条形部分在衬底的表面的正投影位于电极槽在衬底的表面的正投影内。
S106：在n型层被凹槽暴露的表面上形成n电极。
S107：在电流阻挡层与部分p型层上形成p电极，p电极位于电流阻挡层上且p电极覆盖电极孔与圆形部分，每个条形部分与p电极的周壁之间形成空白区域。
步骤S107，可包括：p电极采用磁控溅射形成。
采用磁控溅射的方式形成p电极，磁控溅射的过程中，温度以及反映材料均较为稳定，制备p电极的光刻胶以及金属层等变形的可能性小，因此可以保证最终得到的p电极的形状以及质量较好，保证p电极以及发光二极管芯片的稳定使用。
可选地，p电极的磁控溅射温度为20℃～60℃，p电极的磁控溅射压力为1E-6mtorr～8E-7mtorr。
p电极的磁控溅射温度以及溅射压力在以上范围内时，可以得到质量较好的p电极，提高最终得到的发光二极管的使用寿命。
示例性地，步骤S107中，在电流阻挡层与部分p型层上形成p电极，包括：
在氧化铟锡层、电流阻挡层及p型层所暴露的表面涂覆光刻胶；在光刻胶的表面形成电极图案孔；磁控溅射在电极图案孔内形成p电极并在光刻胶的表面形成金属层；使用粘附带粘连并去除金属层；去除光刻胶，得到p电极。
在去除光刻胶之前，可以使用粘附带，粘连金属层之后，将粘附带和粘连的金属层一同从光刻胶上揭开，以分离金属层与光刻胶，可以减小去除光刻胶的过程中，金属层残留对外延片的表面造成影响，保证外延片的表面的完整。
光刻胶上的电极图案孔，可以通过对光刻胶依次进行曝光、显影、刻蚀操作之后得到。
需要说明的是，光刻胶可以采用N-甲基吡咯烷酮之类的有机溶液去除。光刻胶的刻蚀可以采用物理刻蚀或者化学刻蚀，本公开对此不做限制。
需要说明的是，在对电极进行磁控溅射的过程中，会存在部分金属溅射到光刻胶的表面形成金属层的情况，这一部分的金属层与光刻胶均需要去除。
可选地，粘附带为具有粘附力的透明聚酯膜。便于获取的同时可以有效去除金属层。
图5中执行完步骤S107之后的制备方法的技术效果，可以参考图1中所示的发光二极管芯片对应的技术效果，因此此处不再对图5中制备方法的技术效果进行赘述。
图6是本公开实施例提供的另一种具有电流阻挡层的发光二极管芯片及其制备方法流程图，如图6所示，该发光二极管芯片及其制备方法包括：
S201：提供一衬底。
其中，衬底可为蓝宝石衬底。易于实现与制作。
可选地，步骤S201还可包括：在氢气气氛下，处理衬底表面的时长为6～10min。
示例性地，处理衬底表面时，反应腔的温度可为1000～1200℃，反应腔的压力可为200～500Torr。
在本公开所提供的一种实现方式中，处理衬底时，反应腔的温度也可为1100℃，处理衬底表面的时长可为8min。
步骤S201还可包括：对衬底的表面进行氮化处理，在衬底的表面铺一层氮原子。可以便于氮化镓材料的快速生长。
S202：在衬底上生长缓冲层。
可选地，控制反应腔的温度为950℃～1200℃，反应腔的压力为200torr～500torr，生长GaN缓冲层。得到质量较好的缓冲层。
S203：在缓冲层上生长n型层。
可选地，n型层为n型GaN层，n型GaN层的生长温度可为950℃～1200℃，n型GaN层的生长压力可为200Torr～500Torr。
S204：在n型层上生长发光层。
步骤S204中，发光层包括交替生长的InGaN阱层与GaN垒层。
可选地，InGaN阱层的生长温度与生长压力分别为700～800℃与100torr～300torr，GaN垒层的生长温度与生长压力分别为700～900℃与100torr～300torr。得到的多量子阱层的质量较好。
可选地，InGaN阱层的厚度为2～4nm，GaN垒层的厚度为5～10nm。得到的多量子阱层的质量较好。
S205：在发光层上生长AlGaN电子阻挡层。
AlGaN电子阻挡层的生长温度可为600～1000℃，AlGaN电子阻挡层的生长压力可为100～300Torr。在此条件下生长得到的AlGaN电子阻挡层的质量较好，有利于提高发光二极管的发光效率。
S206：在AlGaN电子阻挡层上生长p型层。
可选地，p型层为p型GaN层，p型GaN层的生长温度可为900～1200℃，p型GaN层的生长压力可为100～300Torr。
S207：在p型层上形成延伸至n型层的表面的凹槽。
可选地，p型层上的凹槽可通过光刻工艺实现。便于凹槽的制备成型。
S208：在p型层上生长电流阻挡层，电流阻挡层具有连通至p型层的电极孔，电流阻挡层具有沿电极孔的周向均匀分布的连通至p型层的多个电极槽，多个电极槽与电极孔均相互间隔。
可选地，电流阻挡层与氧化铟锡层可以采用物理气相沉积的方式生长，且电流阻挡层的沉积温度为200℃～300℃，电流阻挡层的沉积压力为70PA～120PA。能够得到质量较好的电流阻挡层。
需要说明的是，电流阻挡层与氧化铟锡层仅覆盖p型层的部分表面，因此不会影响p型层上凹槽的制备。
在电流阻挡层制备完成之后，可以通过光刻工艺在电流阻挡层上制备得到电极孔与电极槽。
S209：在电流阻挡层与p型层上形成氧化铟锡层，氧化铟锡层具有与电极孔及电极槽连通的避让孔，避让孔包括与电极孔同轴的圆形部分以及与多个电极槽一一对应的多个条形部分，条形部分在衬底的表面的正投影位于电极槽在衬底的表面的正投影内。
示例性地，氧化铟锡层的沉积温度为250℃～350℃，氧化铟锡层的沉积压力≤6*10-6Torr，能够得到质量较好的氧化铟锡层。避让孔同样可以通过光刻工艺得到，因此此处不再赘述。
S210：在n型层被凹槽暴露的表面上形成n电极。
步骤S210中，可先在n型层表面涂覆光刻胶；通过光刻工艺在光刻胶上形成n电极孔；在n电极孔内形成n电极,；最后去除光刻胶。易于实现n电极成形。
S211：在电流阻挡层与部分p型层上形成p电极，p电极位于电流阻挡层上且p电极覆盖电极孔与圆形部分，每个条形部分与p电极的周壁之间形成空白区域。
步骤S211可参考图5中的步骤S107，因此此处不再赘述。
执行完步骤S211后的发光二极管芯片的结构可参见图4。
需要说明的是，在本公开实施例中，采用VeecoK 465i or C4 or RB MOCVD(MetalOrganic Chemical Vapor Deposition，金属有机化合物化学气相沉淀)设备实现发光二极管的生长方法。采用高纯H2(氢气)或高纯N2(氮气)或高纯H2和高纯N2的混合气体作为载气，高纯NH3作为N源，三甲基镓(TMGa)及三乙基镓(TEGa)作为镓源，三甲基铟(TMIn)作为铟源，硅烷(SiH4)作为N型掺杂剂，三甲基铝(TMAl)作为铝源，二茂镁(CP2Mg)作为P型掺杂剂。
以上，并非对本公开作任何形式上的限制，虽然本公开已通过实施例揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。