红光发光二极管芯片及其制备方法
阅读说明：本技术 红光发光二极管芯片及其制备方法 (Red light-emitting diode chip and preparation method thereof ) 是由 兰叶 王江波 吴志浩 于 2021-07-20 设计创作，主要内容包括：本公开提供了一种红光发光二极管芯片及其制备方法。该红光发光二极管芯片包括：基板、p型层、多量子阱层、n型层、钝化层、n型电极和p型电极；p型层、多量子阱层和n型层依次层叠在基板上,n型电极位于n型层表面,n型层的中部具有露出p型层的第一凹槽,p型电极位于p型层表面,且位于第一凹槽的底面；钝化层至少覆盖n型层、第一凹槽、p型层的表面；钝化层远离基板的表面具有第二凹槽,第二凹槽的底面在基板的正投影,与多量子阱层在基板的正投影不重叠。本公开实施例能够有效避免分选红光发光二极管时,外延结构被顶针冲击而损伤的问题,提高良率并降低成本。(The disclosure provides a red light emitting diode chip and a preparation method thereof. The red light emitting diode chip includes: the device comprises a substrate, a p-type layer, a multi-quantum well layer, an n-type layer, a passivation layer, an n-type electrode and a p-type electrode; the p-type layer, the multi-quantum well layer and the n-type layer are sequentially laminated on the substrate, the n-type electrode is positioned on the surface of the n-type layer, the middle part of the n-type layer is provided with a first groove exposing the p-type layer, and the p-type electrode is positioned on the surface of the p-type layer and positioned on the bottom surface of the first groove; the passivation layer at least covers the surfaces of the n-type layer, the first groove and the p-type layer; the surface of the passivation layer, which is far away from the substrate, is provided with a second groove, and the orthographic projection of the bottom surface of the second groove on the substrate is not overlapped with the orthographic projection of the multiple quantum well layer on the substrate. The embodiment of the disclosure can effectively avoid the problem that the epitaxial structure is damaged by the impact of the thimble when the red light emitting diodes are sorted, thereby improving the yield and reducing the cost.)
技术领域
本公开涉及光电子制造技术领域，特别涉及一种红光发光二极管芯片及其制备方法。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)作为光电子产业中极具影响力的新产品，具有体积小、使用寿命长、颜色丰富多彩、能耗低等特点，广泛应用于照明、显示屏、信号灯、背光源、玩具等领域。LED的核心结构是发光二极管芯片，发光二极管芯片的制作对LED的光电特性有着较大的影响。
发光二极管芯片通常包括依次层叠的衬底、p型层、多量子阱层、n型层，以及分别与p型层和n型层连接的p型电极和n型电极。相关技术中，LED在安装至应用产品前，需要使用分选设备挑拣到对应的封装结构里，挑选时分选设备的顶针将会直接扎在发光二极管的正面，顶针的冲击力量比较大。
特别是红光发光二极管，由于红光发光二极管的外延材料是AlGaInP，这种材料的脆性比较大且硬度低，因此在被顶针冲击后，外延结构容易被顶针顶裂，若外延结构中的多量子阱层出现损伤，则会产生漏电问题，影响发光二极管芯片的使用。
发明内容
本公开实施例提供了一种红光发光二极管芯片及其制备方法，能够有效避免分选红光发光二极管时，外延结构被顶针冲击而损伤的问题，提高红光发光二极管芯片良率并降低成本。所述技术方案如下：
一方面，本公开实施例提供了一种红光发光二极管芯片，所述红光发光二极管芯片包括：基板、p型层、多量子阱层、n型层、钝化层、n型电极和p型电极；所述p型层、所述多量子阱层和所述n型层依次层叠在所述基板上，所述n型电极位于所述n型层表面，所述n型层的中部具有露出所述p型层的第一凹槽，所述p型电极位于所述p型层表面，且位于所述第一凹槽的底面；所述钝化层至少覆盖所述n型层、所述第一凹槽、所述p型层的表面；所述钝化层远离所述基板的表面具有第二凹槽，所述第二凹槽的底面在所述基板的正投影，与所述多量子阱层在所述基板的正投影不重叠。
可选地，所述第二凹槽的侧壁为斜面，所述第二凹槽的侧壁与所述第二凹槽的底面之间的夹角为钝角。
可选地，所述第二凹槽的底面为圆形，所述第二凹槽的侧壁为圆锥面。
可选地，所述第二凹槽的槽深为6000埃至10000埃。
可选地，所述第二凹槽的侧壁与所述第二凹槽的底面的夹角为130°至140°。
可选地，所述p型电极包括相连的电极部和连接部，所述电极部在所述基板上的正投影位于所述第二凹槽在所述基板上的正投影内，所述连接部在所述基板上的正投影位于所述第二凹槽在所述基板上的正投影外。
可选地，所述钝化层包括依次层叠的氧化硅层、DBR层和氮化硅层，所述氧化硅层与所述n型层、所述n型电极、所述第一凹槽、所述p型层、所述p型电极相连，所述第二凹槽位于所述氮化硅层内。
可选地，所述氧化硅层的厚度为4000埃至6000埃，所述氮化硅层的厚度为0.5μm至2μm，所述DBR层包括多个周期性交替层叠的TiO2层和SiO2层。
可选地，所述发光二极管芯片还包括第一焊点块和第二焊点块，所述第一焊点块和所述第二焊点块均位于所述钝化层远离所述基板的表面；所述钝化层设有露出所述n型电极的第一过孔和露出p型电极的第二过孔，所述第一焊点块覆盖在所述第一过孔上，且与所述n型电极连接，所述第二焊点块覆盖在所述第二过孔上，且与所述p型电极连接。
另一方面，本公开实施例还提供了一种红光发光二极管芯片的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上依次生长n型层、多量子阱层、p型层；
在所述p型层上粘结基板，并去除所述衬底；
在所述n型层的中部刻蚀露出所述p型层的第一凹槽；
在所述n型层的表面形成n型电极，在所述第一凹槽的底面形成p型电极；
在所述n型层、所述n型电极、所述第一凹槽、所述p型层、所述p型电极的表面制作钝化层；
在所述钝化层远离所述基板的表面形成第二凹槽，所述第二凹槽的底面在所述基板的正投影，与所述多量子阱层在所述基板的正投影不重叠。
本公开实施例提供的技术方案带来的有益效果至少包括：
本公开实施例提供的红光发光二极管中，在基板上依次层叠有p型层、多量子阱层、n型层，其中，n型层的中部具有露出p型层的第一凹槽，也即通过第一凹槽除去了位于n型层的中部区域的n型层和多量子阱层；同时，在n型层的表面设置n型电极，在第一凹槽内设置p型电极，由于p型电极设置在第一凹槽内，因而还使外延结构整体厚度变薄，变薄后外延抵抗冲击的能力也会提高；并且，在n型层、n型电极、第一凹槽、p型层、p型电极的表面覆盖有钝化层，钝化层的表面有未贯通钝化层的第二凹槽，第二凹槽的底面在基板的正投影，与多量子阱层在基板的正投影不重叠，即第二凹槽与第一凹槽相对。在通过分选设备分选时，第二凹槽作为分选设备的顶针冲击区域，由于第二凹槽和第一凹槽是相对布置的，而第一凹槽位置无多量子阱层，这样可以有效地将顶针的施加的冲击力引导到外延结构中的无量子阱区域，避免顶针误顶到有多量子阱层，从而有效避免分选红光发光二极管时，外延结构被顶针冲击而损伤的问题，提高红光发光二极管芯片良率并降低成本。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种红光发光二极管芯片的结构示意图；
图2是本公开实施例提供的一种红光发光二极管芯片的俯视图；
图3是本公开实施例提供的一种p型电极的结构示意图；
图4是本公开实施例提供的一种钝化层的结构示意图；
图5是本公开实施例提供的一种红光发光二极管的外延结构的结构示意图；
图6是本公开实施例提供的一种红光发光二极管芯片的制备方法的流程图；
图7是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图；
图8是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图；
图9是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图；
图10是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图；
图11是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图。
图中各标记说明如下：
101-基板，102-GaAs衬底；
20-p型层，201-p型AlInP限制层，202-p型GaP窗口层；
30-多量子阱层；
40-n型层，401-n型AlGaInP扩展层，402-n型AlInP限制层；
50-钝化层，501-氧化硅层，502-DBR层，503-氮化硅层；
61-p型电极，611-电极部，612-连接部，62-n型电极；
71-第一焊点块，72-第二焊点块；
81-GaInP截止层，82-透明粘结层；
A-第一凹槽，B-第二凹槽，C-第一过孔，D-第二过孔，E-保护层。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”、“顶”、“底”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
图1是本公开实施例提供的一种红光发光二极管芯片的结构示意图。如图1所示，该红光发光二极管芯片包括：基板101、p型层20、多量子阱层30、n型层40、钝化层50、n型电极62和p型电极61。
如图1所示，p型层20、多量子阱层30和n型层40依次层叠在基板101上，n型电极62位于n型层40表面，n型层40的中部具有露出p型层20的第一凹槽A，p型电极61位于p型层20表面，且位于第一凹槽A的底面。
如图1所示，钝化层50至少覆盖n型层40、第一凹槽A、p型层20的表面。
如图1所示，钝化层50远离基板101的表面具有第二凹槽B，第二凹槽B的底面在基板101的正投影，与多量子阱层30在基板101的正投影不重叠。
本公开实施例提供的红光发光二极管中，在基板101上依次层叠有p型层20、多量子阱层30、n型层40，其中，n型层40的中部具有露出p型层20的第一凹槽A，也即通过第一凹槽A除去了位于n型层40的中部区域的n型层40和多量子阱层30；同时，在n型层的表面设置n型电极62，在第一凹槽A内设置p型电极61，由于p型电极61设置在第一凹槽A内，因而还使外延结构整体厚度变薄，变薄后外延抵抗冲击的能力也会提高；并且，在n型层40、n型电极62、第一凹槽A、p型层20、p型电极61的表面覆盖有钝化层50，钝化层50的表面有未贯通钝化层50的第二凹槽B，第二凹槽B的底面在基板101的正投影，与多量子阱层30在基板101的正投影不重叠，即第二凹槽B与第一凹槽A相对。在通过分选设备分选时，第二凹槽B作为分选设备的顶针冲击区域，由于第二凹槽B和第一凹槽A是相对布置的，而第一凹槽A位置无多量子阱层30，这样可以有效地将顶针的施加的冲击力引导到外延结构中的无量子阱区域，避免顶针误顶到有多量子阱层30，从而有效避免分选红光发光二极管时，外延结构被顶针冲击而损伤的问题，提高红光发光二极管芯片良率并降低成本。
可选地，基板101为蓝宝石基板。蓝宝石基板透光率比较高，即基板101为透明基板。且蓝宝石材料比较坚硬，化学特性比较稳定，使红光发光二极管具有良好的发光效果和稳定性。
可选地，如图1所示，第二凹槽B的侧壁为斜面，第二凹槽B的侧壁与第二凹槽B的底面之间的夹角为钝角。
这样即使顶针顶到第二凹槽B的侧壁，也能在第二凹槽B的侧壁的引导下，滑动至第二凹槽B的底面。从而将顶针的施加的冲击力引导到外延结构中的无量子阱区域，避免顶针误顶到有多量子阱层30，有效避免分选红光发光二极管时，外延结构被顶针冲击而损伤的问题，提高红光发光二极管芯片良率并降低成本。
图2是本公开实施例提供的一种红光发光二极管芯片的俯视图。如图1、2所示，第二凹槽B的底面为圆形，第二凹槽B的侧壁为圆锥面。将第二凹槽B设置为圆锥槽，以便于顶针顶击圆锥槽时，无论从任何方位都能与第二凹槽B的侧壁相抵，并顺延侧壁滑动至第二凹槽B的底面。
可选地，如图1所示，第二凹槽B的槽深H为6000埃至10000埃。将槽深H设置成该深度范围内，便于将顶针限制在第二凹槽B内，以防止顶针滑出第二凹槽B。
作为示例，本公开实施例中，槽深H为7000埃。
可选地，如图1所示，第二凹槽B的侧壁与第二凹槽B的底面的夹角α为130°至140°。将夹角α设置成该角度范围内，便于顶针顺延第二凹槽B的侧壁滑动至第二凹槽B的底面。
作为示例，本公开实施例中，夹角α为135°。
如图1、2所示，发光二极管芯片还包括第一焊点块71和第二焊点块72，第一焊点块71和第二焊点块72均位于钝化层50远离基板101的表面；钝化层50设有露出n型电极62的第一过孔C和露出p型电极61的第二过孔D，第一焊点块71覆盖在第一过孔C上，且与n型电极62连接，第二焊点块72覆盖在第二过孔D上，且与p型电极61连接。
通过在钝化层50的表面设置与n型电极62连接的第一焊点块71，便于n型电极62的通电连接；在钝化层50的表面设置与p型电极61连接的第二焊点块72，便于p型电极61的通电连接。
如图2所示，第一焊点块71和第二焊点块72均为矩形块，增大面积，便于导电。且在钝化层50的表面上，第二凹槽B位于第一焊点块71和第二焊点块72之间，第一焊点块71和第二焊点块72均与第二凹槽B间隔分布。
图3是本公开实施例提供的一种p型电极的结构示意图。如图3所示，p型电极61包括相连的电极部611和连接部612。
如图1所示，电极部611在基板101上的正投影位于第二凹槽B在基板101上的正投影内，连接部612在基板101上的正投影位于第二凹槽B在基板101上的正投影外。
这样通过将p型电极61设置在第一凹槽A内，并使p型电极61与第二凹槽B正对，以使p型电极61承担顶针的施加的冲击力，由于p型电极61为金属材料制备，能承担较大的冲击力，因此，将p型电极61中的电极部611设置在第二凹槽B的下方，能有效提高红光发光二极管芯片的抗冲击性能。
同时，在n型电极62中与电极部611相连的连接部612将n型电极62延伸至第二过孔D所在位置，以便于使n型电极62能通过第二过孔D延伸至对钝化层50背离基板101的表面，便于n型电极62通电连接。
示例性地，如图3所示，连接部612的面积小于电极部611的面积，由于连接部612用于导电，因而，将连接部612的尺寸设计更小，便于降低n型电极62的制作成本。
作为示例，连接部612可以呈条状，连接部612的一端与电极部611相连，连接部612的另一端延伸至第二过孔D的下方。
图4是本公开实施例提供的一种钝化层的结构示意图。如图4所示，钝化层50包括依次层叠的氧化硅层501、DBR层502和氮化硅层503，氧化硅层501与n型层40、n型电极62、第一凹槽A、p型层20、p型电极61相连，第二凹槽B位于氮化硅层503内。
本公开实施例中，第二凹槽B位于氮化硅层503内，由于氮化硅的韧性较高，因此，能承受住顶针的冲击，避免钝化层50被轻易损坏，以改善发光二极管芯片在分选过程中的良率。
可选地，氮化硅层503的厚度为0.5μm至2μm。将氮化硅层503的厚度设置在该范围内，能满足第二凹槽B的开设尺寸要求，且也避免氮化硅层503厚度设置过大而增加制备成本。
作为示例，本公开实施例中，氮化硅层503的厚度为1μm。
可选地，氧化硅层501的厚度为4000埃至6000埃。
作为示例，本公开实施例中，氧化硅层501的厚度为5000埃。
可选地，DBR层502包括多个周期性交替层叠的TiO2层和SiO2层。且DBR层502的周期数可以在20至50之间。例如，DBR层502的周期数为32。
其中，DBR层502中TiO2层的厚度可以是500埃至900埃，SiO2层的厚度可以是800埃至1200埃。
作为示例，本公开实施例中，TiO2层的厚度可以是700埃，SiO2层的厚度可以是1050埃。
可选地，发光二极管芯片还包括透明粘结层82，透明粘结层82位于基板101和p型层20之间，透明粘结层82的制作材料包括：SiO2、ZnO、SiN、ITO、In2O3、SnO2、TiO2、ZrO2和聚酰亚胺中的至少一种。
其中，基板101和p型层20之间采用粘结的方式连接在一起，由于本公开实施例中的红光发光二极管芯片的出光面为基板101所在的表面，因此在基板101和p型层20之间具有采用透光性较的材料制作透明粘接层，以便于红光发光二极管芯片具有良好的发光效果。
示例性地，本公开实施例中，透明粘结层82可以是SiO2膜层。
图5是本公开实施例提供的一种红光发光二极管的外延结构的结构示意图。如图5所示，n型层40包括依次层叠在衬底上的n型AlGaInP扩展层401和n型AlInP限制层402。
其中，n型AlGaInP扩展层401具有较高电导率，能让电流尽可能均匀地扩展到整个n型层40，从而使多量子阱的每个区域都能够发光。
作为一种示例，本公开实施例中，n型AlGaInP扩展层401的厚度为1μm至3μm；n型AlInP限制层402的厚度为0.2μm至0.5μm。
可选地，多量子阱层30包括3至8个AlxGa1-xInP量子阱层和AlyGa1-yInP量子垒层，其中0＜x＜y＜1。即多量子阱层30包括交替层叠的3至8个周期的AlxGa1-xInP量子阱层和AlyGa1-yInP量子垒层。
作为示例，本公开实施例中，多量子阱层30包括交替层叠的5个周期的AlxGa1-xInP量子阱层和AlyGa1-yInP量子垒层。
可选地，多量子阱层30的厚度可以为150nm至200nm。
在本公开实施例中，如图4所示，p型层20包括依次层叠在多量子阱层30上的p型AlInP限制层201和p型GaP窗口层202。
示例性地，p型AlInP限制层201的厚度可以为200nm至300nm；p型GaP窗口层202的厚度可以为0.2μm至0.5μm。
图6是本公开实施例提供的一种红光发光二极管芯片的制备方法的流程图。该方法用于制备图1所示的红光发光二极管芯片。如图6所示，该制备方法包括：
S11：提供一衬底。
S12：在衬底上依次生长n型层40、多量子阱层30、p型层20。
S13：在p型层20上粘结基板101，并去除衬底。
S14：在n型层40的中部刻蚀露出p型层20的第一凹槽A。
S15：在n型层40的表面形成n型电极62，在第一凹槽A的底面形成p型电极61。
S16：在n型层40、n型电极62、第一凹槽A、p型层20、p型电极61的表面制作钝化层50。
其中，钝化层50上的部分设有第一过孔C和第二过孔D，第一过孔C和第二过孔D间隔分布，n型电极62通过第一过孔C延伸至钝化层50远离基板101的表面，p型电极61通过第二过孔D延伸至钝化层50远离基板101的表面。
S17：钝化层50远离基板101的表面形成第二凹槽B。
其中，第二凹槽B的底面在基板101的正投影，与多量子阱层30在基板101的正投影不重叠。
本公开实施例提供的红光发光二极管中，在基板101上依次层叠有p型层20、多量子阱层30、n型层40，其中，n型层40的中部具有露出p型层20的第一凹槽A，也即通过第一凹槽A除去了位于n型层40的中部区域的n型层40和多量子阱层30；同时，在n型层的表面设置n型电极62，在第一凹槽A内设置p型电极61，由于p型电极61设置在第一凹槽A内，因而还使外延结构整体厚度变薄，变薄后外延抵抗冲击的能力也会提高；并且，在n型层40、n型电极62、第一凹槽A、p型层20、p型电极61的表面覆盖有钝化层50，钝化层50的表面有未贯通钝化层50的第二凹槽B，第二凹槽B的底面在基板101的正投影，与多量子阱层30在基板101的正投影不重叠，即第二凹槽B与第一凹槽A相对。在通过分选设备分选时，第二凹槽B作为分选设备的顶针冲击区域，由于第二凹槽B和第一凹槽A是相对布置的，而第一凹槽A位置无多量子阱层30，这样可以有效地将顶针的施加的冲击力引导到外延结构中的无量子阱区域，避免顶针误顶到有多量子阱层30，从而有效避免分选红光发光二极管时，外延结构被顶针冲击而损伤的问题，提高红光发光二极管芯片良率并降低成本。
可选地，衬底可以是GaAs衬底102，衬底可以为平片衬底，也可以为图形化衬底。
在步骤S11中，可以对GaAs衬底102进行预处理，将GaAs衬底102置于MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)反应腔中，对GaAs衬底102进行烘烤处理12分钟至18分钟。作为示例，本公开实施例中，对GaAs衬底102进行烘烤处理15分钟。
具体地，烘烤温度可以为1000℃至1200℃，烘烤时MOCVD反应腔内的压力可以为100mbar至200mbar。
在步骤S12之前还可以包括：在衬底上外延生长GaInP截止层81。
图7是本公开实施例提供的一种红光发光二极管芯片的制备过程示意图。如图7所示，通过MOCVD技术在GaAs衬底102上形成GaInP截止层81。
可选地，GaInP截止层81的厚度可以是1000A至4000A。GaAs衬底102的厚度是350μm。
在步骤S12中，如图7所示，在GaInP截止层81上生长的n型层40包括n型AlGaInP扩展层401和n型AlInP限制层402。
示例性地，n型AlGaInP扩展层401的结构为n型AlyGaInP，其中，0.5<y<0.7。n型AlGaInP扩展层401的厚度为1μm至3μm。
如图7所示，在n型AlInP限制层402上生长有多量子阱层30。
实现时，多量子阱层30可以包括交替层叠的多层AlxGa1-xInP量子阱层和多层AlyGa1-yInP量子垒层，其中0＜x＜y＜1。
可选地，AlxGa1-xInP量子阱层和AlyGa1-yInP量子垒层交替层叠的周期数可以为3至8。示例性地，本公开实施例中，AlxGa1-xInP量子阱层和AlyGa1-yInP量子垒层交替层叠的周期数为5。
可选地，AlxGa1-xInP量子阱层的厚度可以为2nm至4nm。AlyGa1-yInP量子垒层的厚度可以为9至14nm。
示例性地，本公开实施例中，AlxGa1-xInP量子阱层的厚度为3nm。AlyGa1-yInP量子垒层的厚度为11nm。
如图7所示，在多量子阱层30上生长p型层20。
如图7所示，p型层20包括在多量子阱层30上依次生长的p型AlInP限制层201和p型GaP窗口层202。
示例性地，p型AlInP限制层201的厚度均为200nm至300nm。
示例性地，p型GaP窗口层202。p型GaP窗口层202的厚度为2μm至10μm。例如，p型GaP窗口层202的厚度为6μm。
其中，在形成p型GaP窗口层202时，需要对p型GaP窗口层202进行粗化，粗化方法使用外延生长过程中的温度调节方式，这样获得的粗化尺寸比较小，粗化密度比较高。
在步骤S13中，如图8所示，在p型GaP窗口层202的表面沉积氧化硅，沉积的厚度3μm，笑气和氨气气体的比例为20:1，沉积温度选择为200度，以制备透明粘结层82。
然后，选取基板101，例如，蓝宝石基板，并将基板101粘结在透明粘结层82上，同时，并以湿法去除GaAs衬底102和GaInP截止层81。
如图7所示，基板101贴附在p型层20上。即基板101和GaAs衬底102位于外延结构上相反的两个表面。
上述实现方式中，通过在外延结构上与GaAs衬底102相反的一表面设置基板101，以便于以基板101作为基板，来进行湿法去除GaAs衬底102和GaInP截止层81。
在步骤S14中，在n型层40的中部刻蚀露出p型层20的第一凹槽A。
如图9所示，具体可以包括：采用干法刻蚀的方式将n型层40中部区域刻除，刻蚀区域位于红光发光二极管芯片的中心处，并刻蚀至露出p型层20。
在步骤S15中，如图9所示，形成n型电极62和p型电极61可以包括：采用负胶剥离的方式分别加工p型电极61和n型电极62。
如图10所示，n型电极62位于在n型层40的表面，p型电极61位于第一凹槽A的底面。
其中，p型电极61采用以金铍为基层材料蒸镀，金铍合金蒸发时需要保证蒸发的功率，避免蒸发时间超过5秒钟，以防止合金成分的偏离。n型电极62采用以金锗为基层材料的蒸镀，金锗合金蒸发时也需要保证蒸发的功率，避免蒸发时间超过5秒钟，以防止合金成分的偏离。
可选地，制备p型电极61和n型电极62后还可以包括：制作多量子阱层30保护结构，首先制作保护负胶光刻图案并得到竖直面的刻蚀，然后利用正胶形成倾斜面的刻蚀，最后在竖直面上利用倾斜放置圆片获得铝层的附着，多量子阱层30保护结构的深度要根据最后的减薄厚度进行对应的调整，调整的目标是能够最大程度的阻挡激光光子。
在步骤S16中，如图11所示，钝化层50包括依次层叠的氧化硅层、DBR层和氮化硅层，氧化硅层与n型层40、n型电极62、第一凹槽A、p型层20、p型电极61相连，第二凹槽B位于氮化硅层503内。
本公开实施例中，第二凹槽B位于氮化硅层503内，由于氮化硅的韧性较高，因此，能承受住顶针的冲击，避免钝化层50被轻易损坏，以改善发光二极管芯片在分选过程中的良率。
可选地，氮化硅层503的厚度为0.5μm至2μm。将氮化硅层503的厚度设置在该范围内，能满足第二凹槽B的开设尺寸要求，且也避免氮化硅层503厚度设置过大而增加制备成本。
作为示例，本公开实施例中，氮化硅层503的厚度为1μm。
可选地，氧化硅层501的厚度为4000埃至6000埃。
作为示例，本公开实施例中，氧化硅层501的厚度为5000埃。
可选地，DBR层502包括多个周期性交替层叠的TiO2层和SiO2层。且DBR层502的周期数可以在20至50之间。例如，DBR层502的周期数为32。
其中，DBR层502中TiO2层的厚度可以是500埃至900埃，SiO2层的厚度可以是800埃至1200埃。
作为示例，本公开实施例中，TiO2层的厚度可以是700埃，SiO2层的厚度可以是1050埃。
在步骤S17中，如图1所示，形成第二凹槽B可以包括：在红光发光二极管芯片的中心区域形成直径约50μm的光刻胶开孔，然后对光刻胶进行150度烘烤，形成台阶约45度斜面，再进行刻蚀，刻蚀深度约7000埃，这样就可以得到侧壁倾斜的第二凹槽B。
本公开实施例中，在形成第二凹槽B后还可以包括：在钝化层50上形成第一过孔C和第二过孔D，并在钝化层50的表面采用光刻的方式形成第一焊点块71，使得第一焊点块71通过第一过孔C与n型层40连接；然后，在钝化层50的表面采用光刻的方式形成第二焊点块72，使得第二焊点块72通过第二过孔D与p型层20连接。
如图1所示，形成第一焊点块71和第二焊点块72后，可以在钝化层50的表面制作保护层E，且保护层E从钝化层50的表面延伸至基板101。
示例性地，本公开实施例中，保护层E可以是氧化硅膜层。
需要说明的是，在钝化层50的表面生长保护层E后，可以采用光刻技术在保护层E表面刻蚀出露出焊点块的通孔，以便于通电连接。
最后，对基板101减薄，使减薄后的基板101最终厚度为80μm。接着，可以对蓝宝石进行隐形切割划裂，隐形切割划裂可以较好的减少亮度的损失。然后，测试得到红光发光二极管芯片。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
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