行解码电路及sonos结构的eeprom
阅读说明：本技术 行解码电路及sonos结构的eeprom (Row decoding circuit and EEPROM with SONOS structure ) 是由 刘芳芳 于 2021-09-29 设计创作，主要内容包括：本发明提供一种行解码电路,包括：多组行解码单元,各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元,利用所述预解码子单元接收地址信号并给后级电路提供字线控制信号,以及利用所述电压传输子单元给后级电路提供SONOS线信号。本发明还提供一种SONOS结构的EEPROM。本申请在各组所述行解码单元中,4行预解码子单元和4行电压传输子单元共用1行电平移位子单元,可以减少所述电平移位子单元的数量,从而减少行解码电路的面积占芯片整体面积的比例。(The present invention provides a row decoding circuit, comprising: a plurality of sets of row decoding units, each set of the row decoding units comprising: the first, second, third and fourth pre-decoding subunits, the level shifting subunit and the first, second, third and fourth voltage transmission subunits are utilized to receive address signals and provide word line control signals for a rear-stage circuit, and the voltage transmission subunits are utilized to provide SONOS line signals for the rear-stage circuit. The invention also provides an EEPROM with the SONOS structure. In each group of the line decoding units, 4 lines of pre-decoding subunits and 4 lines of voltage transmission subunits share 1 line of level shifting subunits, so that the number of the level shifting subunits can be reduced, and the proportion of the area of a line decoding circuit to the whole area of a chip is reduced.)
技术领域
本申请涉及存储器技术领域，具体涉及一种行解码电路及SONOS结构的EEPROM。
背景技术
目前现代电子设备和嵌入式结构的飞速发展和广泛应用，高集成度电路芯片的需求日益提高，从而催生出一系列对集成电路芯片面积的限制要求。所以现有的SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor，硅-氧化物-氮化物-氧化硅-硅，又称硅氧化氮氧化硅)结构的EEPROM(Electrically Erasable and Programmable Read OnlyMemory，带电可擦可编程只读存储器)产品面积也提出了更高的要求。
SONOS结构的EEPROM在编程操作时选中的字线需要正向高电压，在擦除操作时选中的字线需要负向高电压。行译码电路通常包括多组行解码单元，各组行解码单元包括：4行预解码单元-电平移位单元-电压传输单元，每组行解码单元中，4行预解码单元对应向后级的存储阵列输出4个字线控制信号，以及4行电压传输单元对应向后级的存储阵列输出4个SONOS线信号。即对于传统设计来说，各组行解码单元中，每行电压传输单元(预解码单元)都需要对应的电平移位单元。那么这样各组行解码单元就需要4个电平移位单元；产品容量越大，所需要的行解码单元越多，相应的电平移位单元越多，占用芯片面积越大，不利于小型化，不利于降低成本。
因此，如何进一步减小SONOS结构的EEPROM的面积，降低其成本，已成为本领域技术人员亟待解决的问题之一。
发明内容
本申请提供了一种行解码电路及SONOS结构的EEPROM，可以解决行解码电路的面积过大的问题。
一方面，本申请实施例提供了一种行解码电路，包括：多组行解码单元，其中，各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元；
其中，各所述预解码子单元接收地址信号，并向所述电平移位子单元输出第一控制信号和第二控制信号，以及向后级电路输出字线控制信号，其中，所述第一控制信号和所述第二控制信号互为反向；
所述电平移位子单元接收所述第一至第四预解码子单元输出的所述第一控制信号和所述第二控制信号，并对应地向所述第一至第四电压传输子单元输出第三控制信号和第四控制信号；
各所述电压传输子单元接收所述第三控制信号和所述第四控制信号，并向后级电路输出SONOS线信号。
可选的，在所述行解码电路中，所述第一至第四预解码子单元均包括：与非门电路、非门电路以及与门电路；
其中，所述与非门电路的第一输入端、所述与非门电路的第二输入端和所述与门电路的第一输入端接收所述地址信号，所述与非门电路的输出端连接至所述非门电路的输入端并且输出所述第一控制信号，所述非门电路的输出端连接至所述与门电路的第二输入端并且输出所述第二控制信号，所述与门电路的输出端向后级电路输出所述字线控制信号。
可选的，在所述行解码电路中，所述电平移位子单元包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；
其中，所述第一PMOS管与所述第一NMOS管串联，所述第一PMOS管与所述第一NMOS管的串联节点连接所述第二PMOS管的栅极和所述电压传输子单元以向所述第二PMOS管和所述电压传输子单元输出所述第三控制信号，所述第一PMOS管的源极连接高电平，所述第一NMOS管的源极接地；
所述第二PMOS管与所述第二NMOS管串联，所述第二PMOS管与所述第二NMOS管的串联节点连接所述第一PMOS管的栅极和所述电压传输子单元以向所述第一PMOS管和所述电压传输子单元输出所述第四控制信号，所述第二PMOS管的漏极连接高电平，所述第二NMOS管的漏极接地。
可选的，在所述行解码电路中，所述预解码子单元的与非门电路的输出端还连接至所述电平移位子单元的第一NMOS管的栅极，以给所述电平移位子单元提供所述第一控制信号；
所述预解码子单元的非门电路的输出端还连接至所述电平移位子单元的第二NMOS管的栅极，以给所述电平移位子单元提供所述第二控制信号。
可选的，在所述行解码电路中，所述第一至第四电压传输子单元均包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第一电源和第二电源；
其中，所述第三NMOS管的栅极和所述第四PMOS管的栅极接收所述第三控制信号，所述第三PMOS管的栅极和所述第四NMOS管的栅极接收所述第四控制信号；
所述第三PMOS管和所述第三NMOS管反向并联；所述第四PMOS管和所述第四NMOS管反向并联，所述第三PMOS管和所述第三NMOS管一端的并联节点接所述第一电源，所述第四PMOS管和所述第四NMOS管一端的并联节点接所述第二电源；所述第三PMOS管和所述第三NMOS管另一端的并联节点连接所述第四PMOS管和所述第四NMOS管另一端的并联节点并共同向后级电路输出所述SONOS线信号。
可选的，在所述行解码电路中，擦除操作时，所述第一电源提供0V，所述第二电源提供第一正电压；
编程操作时，所述第一电源提供第一正电压，所述第二电源提供第二正电压。
可选的，在所述行解码电路中，擦除操作时，基于所述地址信号，所述第一、第二、第三或第四预解码子单元向后级电路输出的所述字线控制信号为逻辑高电平以选中后级电路的字线时，对应的所述第一、第二、第三或第四电压传输子单元向后级电路输出所述第一电源提供的电压；
编程操作时，基于所述地址信号，所述第一、第二、第三或第四预解码子单元向后级电路输出的所述字线控制信号为逻辑高电平以选中后级电路的字线时，对应的所述第一、第二、第三或第四电压传输子单元向后级电路输出所述第一电源提供的电压。
另一方面，本申请实施例还提供了一种SONOS结构的EEPROM，包括：存储阵列、列解码电路以及所述行解码电路，其中，所述列解码电路给所述存储阵列提供位线控制信号和源线控制信号；所述行解码电路给所述存储阵列提供字线控制信号和SONOS线信号。
本申请技术方案，至少包括如下优点：
本申请在各组所述行解码单元中，4行预解码子单元和4行电压传输子单元共用中间的1行电平移位子单元，减少了电平移位子单元的数量，减少了行解码电路的面积占芯片整体面积的比例，从而有效节约芯片面积，减小了存储器体积，降低了成本。
附图说明
为了更清楚地说明本申请
具体实施方式
或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的行解码单元的电路示意图；
图2是本发明实施例的预解码子单元的电路示意图；
图3是本发明实施例的电平移位子单元的电路示意图；
图4是本发明实施例的电压传输子单元的电路示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
一方面，本申请实施例提供了一种行解码电路，请参考图1，图1是本发明实施例的行解码单元的电路示意图，所述行解码电路包括：多组行解码单元100，其中，各组所述行解码单元100包括：第一预解码子单元10、第二预解码子单元10、第三预解码子单元10和第四预解码子单元10、电平移位子单元20以及第一电压传输子单元30、第二电压传输子单元30、第三电压传输子单元30和第四电压传输子单元30。
SONOS结构的EEPROM的存储阵列中的每一个存储单元通常均包括：一SONOS存储晶体管和一选择晶体管，其中，SONOS存储晶体管用于存储数据，选择晶体管用于完成数据地址上的选择。
本实施例中，各所述预解码子单元10接收地址信号ABC，并向所述电平移位子单元20输出第一控制信号wllb和第二控制信号wll，以及向后级电路各存储单元的选择晶体管输出字线控制信号Wl，其中，所述第一控制信号wllb和所述第二控制信号wll互为反向。所述电平移位子单元20接收所述第一至第四预解码子单元10输出的所述第一控制信号wllb和所述第二控制信号wll，并对应地向所述第一至第四电压传输子单元30输出第三控制信号wlh和第四控制信号wlhb。各所述电压传输子单元30接收所述第三控制信号wlh和所述第四控制信号wlhb，并向后级电路(存储阵列)各存储单元的SONOS存储晶体管输出SONOS线信号WLS。
进一步的，请参考图2，图2是本发明实施例的预解码子单元的电路示意图，所述第一至第四预解码子单元10均包括：与非门电路D1、非门电路S1以及与门电路Y1。其中，所述与非门电路D1的第一输入端、所述与非门电路D1的第二输入端和所述与门电路Y1的第一输入端接收所述地址信号ABC，所述与非门电路D1的输出端连接至所述非门电路S1的输入端并且输出所述第一控制信号wllb，所述非门电路S1的输出端连接至所述与门电路Y1的第二输入端并且输出所述第二控制信号wll，所述与门电路Y1的输出端向后级电路(存储阵列)输出所述字线控制信号Wl。
在本实施例中，请参考图3，图3是本发明实施例的电平移位子单元的电路示意图，所述电平移位子单元20包括：第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2。其中，所述第一PMOS管P1与所述第一NMOS管N1串联，所述第一PMOS管P1与所述第一NMOS管N1的串联节点连接所述第二PMOS管P2的栅极、所述电压传输子单元30的第四PMOS管P4的栅极以及第三NMOS管N3的栅极，以给所述第二PMOS管P2的栅极和所述电压传输子单元30提供所述第三控制信号wlh，所述第一PMOS管P1的源极连接高电平VPOS，所述第一NMOS管的源极N1接地vgnd。进一步的，所述第二PMOS管P2与所述第二NMOS管N2串联，所述第二PMOS管P2与所述第二NMOS管N2的串联节点连接所述第一PMOS管P1的栅极、所述电压传输子单元30的第三PMOS管P3的栅极以及第四NMOS管N4的栅极，以给所述第一PMOS管P1的栅极和所述电压传输子单元30提供所述第四控制信号wlhb，所述第二PMOS管P2的漏极连接高电平，所述第二NMOS管N2的漏极接地。
较佳的，所述预解码子单元10的与非门电路D1的输出端还连接至所述电平移位子单元20的第一NMOS管N1的栅极，以给所述电平移位子单元20的所述第一NMOS管N1的栅极提供所述第一控制信号wllb。进一步的，所述预解码子单元10的非门电路S1的输出端还连接至所述电平移位子单元20的第二NMOS管N2的栅极，以给所述电平移位子单元20的第二NMOS管N2的栅极提供所述第二控制信号wll。
进一步的，参考图4，图4是本发明实施例的电压传输子单元的电路示意图，所述第一至第四电压传输子单元30均包括：第一电源VDP、第二电源GWLS、第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS管N4。其中，所述第三NMOS管N3的栅极和所述第四PMOS管P4的栅极接收所述第三控制信号wlh，所述第三PMOS管P3的栅极和所述第四NMOS管N4的栅极接收所述第四控制信号wlhb。
在所述第一至第四电压传输子单元30中，所述第三PMOS管P3和所述第三NMOS管N3并联以组成一传输门电路。进一步的，所述第四PMOS管P4和所述第四NMOS管N4并联以组成一传输门电路。所述第三PMOS管P3和所述第三NMOS管N3一端的并联节点接所述第一电源VDP，所述第四PMOS管P4和所述第四NMOS管N4一端的并联节点接所述第二电源GWLS；所述第三PMOS管P3和所述第三NMOS管N3另一端的并联节点连接所述第四PMOS管P4和所述第四NMOS管N4另一端的并联节点，从而二者的连接节点位置向后级电路输出所述SONOS线信号WLS。本申请在各组所述行解码单元中，4行预解码子单元10和4行电压传输子单元30共用中间的1行电平移位子单元20，减少了电平移位子单元20的数量，即减少了一定数量的晶体管，从而减少了行解码电路的面积占芯片整体面积的比例，从而有效节约芯片面积，减小了存储器体积，降低了成本。
本发明实施例行解码单元的输入输出信号、电源分配以及对应的控制关系如表一所示。优选的，擦除操作时，所述第一电源VDP提供0V(或低电平)，所述第二电源GWLS提供第一正电压(或高电平)。进一步的，编程操作时，所述第一电源VDP提供第一正电压(或高电平)，所述第二电源GWLS提供第二正电压(例如1V)。
表一
本实施例中，如表一所示，执行擦除操作且选中时，根据所述地址信号ABC，所述地址信号为“111”，各预解码子单元10向后级电路(存储阵列)输出所述字线控制信号Wl，此时所述字线控制信号Wl为逻辑高电平“1”，以选中后级电路(存储阵列)对应某行的字线。各预解码子单元10向所述电平移位子单元20输出所述第一控制信号wllb和所述第二控制信号wll，此时，所述第一控制信号wllb为逻辑低电平“0”，所述第二控制信号wll为逻辑高电平“1”，所以所述电平移位子单元20的第一PMOS管P1和第二NMOS管N2导通。所述电平移位子单元20向所述电压传输子单元30输出所述第三控制信号wlh和所述第四控制信号wlhb，此时，所述第三控制信号wlh为逻辑高电平“1”，所述第四控制信号wlhb为逻辑低电平“0”，对应的所述电压传输子单元30的第三PMOS管P3和第三NMOS管N3导通，最终向后级存储阵列输出所述SONOS线信号WLS，所述SONOS线信号WLS为所述第一电源VDP提供的电压，此时所述第一电源提供0V(或低电平)，再根据列解码电路选中后级电路(存储阵列)中特定行特定列的存储单元以对其中的存储数据进行擦除。进一步的，执行擦除操作且非选中时，根据所述地址信号ABC，所述地址信号为“101”，各预解码子单元10向后级电路(存储阵列)输出所述字线控制信号Wl，此时所述字线控制信号Wl为逻辑低电平“0”，从而非选中后级电路(存储阵列)对应某行存储单元的字线。
在本实施例中，如表一所示，执行编程操作且选中时，根据所述地址信号ABC，所述地址信号为“111”，各预解码子单元10向后级电路(存储阵列)输出所述字线控制信号Wl，此时所述字线控制信号Wl为逻辑高电平“1”，以选中后级电路(存储阵列)对应某行的字线。各预解码子单元10向所述电平移位子单元20输出所述第一控制信号wllb和所述第二控制信号wll，此时，所述第一控制信号wllb为逻辑低电平“0”，所述第二控制信号wll为逻辑高电平“1”，所以所述电平移位子单元20的第一PMOS管P1和第二NMOS管N2导通。所述电平移位子单元20向所述电压传输子单元30输出所述第三控制信号wlh和所述第四控制信号wlhb，此时，所述第三控制信号wlh为逻辑高电平“1”，所述第四控制信号wlhb为逻辑低电平“0”，对应的所述电压传输子单元30的第三PMOS管P3和第三NMOS管N3导通，最终向后级存储阵列输出所述SONOS线信号WLS，所述SONOS线信号WLS为所述第一电源VDP提供的电压，此时，所述第一电源提供第一正电压VPOS(或高电平)。再根据列解码电路选中后级电路(存储阵列)中特定行特定列的存储单元，以对该存储单元进行编程。进一步的，执行编程操作且非选中时，根据所述地址信号ABC，所述地址信号为“101”，各预解码子单元10向后级电路(存储阵列)输出所述字线控制信号Wl，此时所述字线控制信号Wl为逻辑低电平“0”，从而非选中后级电路(存储阵列)对应某行存储单元的字线。
基于同一发明构思，本申请实施例还提供了一种SONOS结构的EEPROM，包括：存储阵列、列解码电路以及所述行解码电路，其中，根据输入的地址信号，所述列解码电路给所述存储阵列提供位线控制信号和源线控制信号；根据输入的地址信号，所述行解码电路给所述存储阵列提供字线控制信号和SONOS线信号。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
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