基于主机io操作的读取电压校准
阅读说明：本技术 基于主机io操作的读取电压校准 (Read voltage calibration based on host IO operation ) 是由 S·瑞特南 K·坦派罗 A·马尔谢 K·K·姆奇尔拉 H·R·桑吉迪 P·S·费利 罗婷 于 2018-08-28 设计创作，主要内容包括：本发明揭示用于基于主机输入输出操作的基于快闪的存储系统的读取电压校准的装置及技术。在实例中,一种存储器装置包含：“与非”存储器阵列,其具有存储器单元的多个块的群组；及存储器控制器,其用于优化所述存储器阵列的读取电压校准。在实例中,优化技术包含：监测针对相应块发生的读取操作；基于所述读取操作来识别用于触发读取电平校准的条件；及对所述相应块或包含所述相应块的存储器组件执行所述读取电平校准。在另一实例中,基于用于读取所述相应块的阈值电压来执行所述校准,可在由所述读取电平校准执行的取样操作内评估用于读取所述相应块的所述阈值电压时考量用于读取所述相应块的所述阈值电压。(Devices and techniques for read voltage calibration for flash-based storage systems based on host input-output operations are disclosed. In an example, a memory device includes: a NAND memory array having groups of multiple blocks of memory cells; and a memory controller for optimizing read voltage calibration of the memory array. In an example, the optimization technique includes: monitoring read operations occurring for the respective block; identifying a condition for triggering a read level calibration based on the read operation; and performing the read level calibration on the respective block or a memory component that includes the respective block. In another example, the calibration is performed based on a threshold voltage for reading the respective block, which may be considered in evaluating the threshold voltage for reading the respective block within a sampling operation performed by the read level calibration.)
优先权申请案
本申请案主张2017年8月29日申请的序列号为15/689,747的美国申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许多不同类型的存储器，其包含易失性及非易失性存储器。
易失性存储器需要电力来保存其数据，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。
非易失性存储器可在未被供电时保存存储数据，且尤其包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)或3D XPointTM存储器。
快闪存储器用作为各种电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低电力消耗的单晶体管、浮动栅极或电荷捕捉存储器单元的一或多个群组。
两种常见类型的快闪存储器阵列架构包含以其中布置各架构的基本存储器单元配置的逻辑形式命名的“与非”及“或非”架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如字线)。在“或非”架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如位线)。在“与非”架构中，阵列的串中的每一存储器单元的漏极一起源极到漏极地串联耦合于源极线与位线之间。
“或非”及“与非”两种架构的半导体存储器阵列通过解码器存取，解码器通过选择耦合到存储器单元栅极的字线来激活特定存储器单元。在“或非”架构半导体存储器阵列中，选定存储器单元一旦被激活，那么将其数据值放置于位线上以引起不同电流根据编程特定单元的状态来流动。在“与非”架构半导体存储器阵列中，将高偏压电压施加于漏极侧选择栅极(SGD)线。耦合到每一群组的未选定存储器单元的栅极的字线由指定导通电压(例如Vpass)驱动以将每一群组的未选定存储器单元操作为导通电晶体(例如用于以不受其存储数据值限制的方式传递电流)。接着，电流从源极线通过每一串联耦合群组而流动到位线(仅受每一群组的选定存储器单元限制)以将选定存储器单元的当前编码数据值放置于位线上。
“或非”或“与非”架构半导体存储器阵列中的每一快闪存储器单元可被个别或共同编程为一或若干编程状态。例如，单电平单元(SLC)可表示两个编程状态(例如1或0)中的一者以表示一位数据。
然而，快闪存储器单元还可表示两个以上编程状态中的一者以允许在不增加存储器单元的数目的情况下制造较高密度存储器，因为每一单元可表示一个以上二进制数字(例如一个以上位)。此类单元可称作多状态存储器单元、多数字单元或多电平单元(MLC)。在特定实例中，MLC可指代可每单元存储两个位的数据(例如四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代可每单元存储三个位的数据(例如八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个位的数据。本文中的MLC用于其更广背景中以可指代可每单元存储一个以上位的数据(即，可表示两个以上编程状态)的任何存储器单元。
传统存储器阵列是布置于半导体导体衬底的表面上的二维(2D)结构。为增加给定面积的存储器容量且减少成本，已减小个别存储器单元的大小。然而，减小个别存储器单元的大小存在技术限制，且2D存储器阵列的存储器密度因此存在技术限制。作为响应，正在开发例如三维(3D)“与非”架构半导体存储器装置的3D存储器结构以进一步提高存储器密度及降低存储器成本。
此类3D“与非”装置通常包含串联耦合(例如漏极到源极)于接近源极的一或多个源极侧选择栅极(SGS)与接近位线的一或多个漏极侧选择栅极(SGD)之间的存储单元串。在实例中，SGS或SGD可包含一或多个场效应晶体管(FET)或金属氧化物半导体(MOS)结构装置等等。在一些实例中，串将垂直延伸穿过含有相应字线的多个垂直间隔层。半导体导体结构(例如多晶硅结构)可相邻于串存储单元延伸以形成存储单元串的沟道。在垂直串的实例中，多晶硅结构可呈垂直延伸柱的形式。在一些实例中，串可“折叠”且因此相对于U形柱布置。在其它实例中，多个垂直结构可彼此上下堆叠以形成存储单元串的堆叠阵列。
存储器阵列或装置可经组合在一起以形成例如固态驱动器(SSD)、通用快闪存储(UFSTM)装置、多媒体卡(MMC)固体存储装置、嵌入式MMC装置(eMMCTM)等等的存储器系统的存储容量。SSD可尤其用作为计算机的主存储装置，其移动部分具有相较于传统硬盘驱动器的(例如)性能、大小、重量、坚固性、操作温度范围及电力消耗优点。例如，SSD可减少寻找时间、延时或与磁盘驱动器(例如机电等等)相关联的其它延迟。SSD使用例如快闪存储器单元的非易失性存储器单元来消除内部电池供应需求以因此允许所述驱动器使用更广及小型化。
SSD可包含若干存储器装置(其包含若干裸片或逻辑单元(例如逻辑单元号码或LUN))，且可包含执行操作存储器装置或与外部系统介接所需的逻辑功能的一或多个处理器或其它控制器。此类SSD可包含一或多个快闪存储器裸片，其包含若干存储器阵列及其上的***电路系统。快闪存储器阵列可包含组织成若干物理页面的若干存储器单元块。在许多实例中，SSD还将包含DRAM或SRAM(或其它形式的存储器裸片或其它存储器结构)。SSD可从主机接收与存储器操作(例如用于在存储器装置与主机之间转移数据(例如用户数据及相关联的完整性数据，例如错误数据及地址数据等等)的读取或写入操作或用于从存储器装置擦除数据的擦除操作)相关联的命令。
在基于“与非”快闪的存储系统中，成功执行读取操作所需的读取电压阈值(Vt)会时常经受移位。这些移位可由“与非”快闪存储器上的熟知应力(例如读取干扰、数据保存、交叉温度效应及其它制约)所致。此外，存储器阵列内的不同“与非”块会经历诱发变化电荷损失或电荷增益量的变化应力量；同样地，阵列的不同“与非”块通常在不同温度处被写入及读取。因此，“与非”Vt与由存储系统实际使用的读取电压之间的失配会发生于许多情境中。用于读取电压校准的各种技术由许多“与非”存储系统用于根据“与非”Vt调整读取电压。然而，用于发起及利用读取电压校准的既有方法通常无法完全解决已发生于被读取的存储器的特定区域中的电压阈值移位以导致来自被请求及执行的读取操作、额外校准及调整操作的无用数据错误及存储系统的延迟及性能降低。
具体实施方式
本文所论述的系统、过程及配置涉及用于触发及执行“与非”存储器装置的读取电压校准的优化技术。具体来说，揭示将主机读取IO的物理覆盖区实时用于待由电压电平校准取样的存储器阵列的选择块或其它区域的实例技术。读取电压的校准可基于最频繁读取数据位置以因此降低触发率且校准目标基准应力条件的Vt移动。此外，揭示实现智能及从适应块取样准则的实例技术，所述智能及从适应块取样准则促成存储器阵列的主动区域(例如由主机IO最频繁存取的相应块及块群组)校准当前及未来操作中的尽可能最好读取性能的“与非”读取电压。此外，揭示识别用于触发读取电压校准的条件及跟踪主机IO操作(其包含针对相应块及块群组的读取及擦除活动)所涉及的存储器阵列的区域的状态的实例技术。
电子装置(例如移动电子装置(例如智能型电话、平板计算机等等)、用于汽车应用中的电子装置(例如汽车传感器、控制单元、驾驶辅助系统、乘客安全或舒适系统等等)及因特网连接设备或装置(例如物联网(IoT)装置等等))具有尤其取决于电子装置的类型、使用环境、性能预期等等的不同存储需求。
电子装置可分成若干主组件：处理器(例如中央处理单元(CPU)或其它主处理器)、存储器(例如一或多个易失性或非易失性随机存取存储器(RAM)存储器装置，例如动态RAM(DRAM)、移动或低功率双倍数据速率同步DRAM(DDR SDRAM)等等)及存储装置(例如非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、SSD、MMC或其它存储卡结构或组合件等等)。在特定实例中，电子装置可包含用户接口(例如显示器、触摸屏、键盘、一或多个按钮等等)、图形处理单元(GPU)、电力管理单元、基带处理器或一或多个收发器电路等等。
图1说明包含经配置以经由通信接口通信的主机装置105及存储器装置110的环境100的实例。主机装置105或存储器装置110可包含于各种产品150中，例如用于支持产品150的处理、通信或控制的物联网(IoT)装置(例如冰箱或其它电器、传感器、电动机或致动器、移动通信装置、汽车、无人机等等)。
存储器装置110包含存储器控制器115及存储器阵列120，存储器阵列120包含(例如)若干个别存储器裸片(例如三维(3D)“与非”裸片的堆叠)。在3D架构半导体存储器技术中，堆叠垂直结构以增加层、物理页面的数目且因此提高存储器装置(例如存储装置)的密度。在实例中，存储器装置110可为主机装置105的离散存储器或存储装置组件。在其它实例中，存储器装置110可为集成电路(例如芯片上系统(SOC)等等)的一部分，堆叠或以其它方式包含于主机装置105的一或多个其它组件上。
一或多个通信接口可用于在存储器装置110与主机装置105的一或多个其它组件(例如串行高级技术附件(SATA)接口、快速***组件互连(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMCTM接口或一或多个其它连接器或接口)之间转移数据。主机装置105可包含主机系统、电子装置、处理器、存储卡读取器或存储器装置110外的一或多个其它电子装置。在一些实例中，主机105可为具有参考图8的机器800所论述的组件的某部分或全部的机器。
存储器控制器115可从主机105接收指令，且可与存储器阵列通信以(例如)转移到(例如写入或擦除)或来自(例如读取)存储器阵列的存储器单元、平面、子块、块或页面中的一或多者的数据。存储器控制器115可尤其包含电路系统或固件，其包含一或多个组件或集成电路。例如，存储器控制器115可包含经配置以控制跨存储器阵列120的存取及提供主机105与存储器装置110之间的转译层的一或多个存储器控制单元、电路或组件。存储器控制器115可包含一或多个输入/输出(I/O)电路、线或接口来转移到或来自存储器阵列120的数据。存储器控制器115可包含存储器管理器125及阵列控制器135。
存储器管理器125可尤其包含例如与各种存储器管理功能相关联的若干组件或集成电路的电路系统或固件。为了本发明，将在“与非”存储器的背景中描述实例存储器操作及管理功能。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有模拟存储器操作或管理功能。此类“与非”管理功能包含损耗平衡(例如废弃项目收集或回收)、错误检测或校正、块报废或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如从主机接收的命令)剖析或格式化成装置命令(例如与存储器阵列的操作相关联的命令等等)或产生存储器装置110的阵列控制器135或一或多个其它组件的装置命令(例如用于完成各种存储器管理功能)。
存储器管理器125可包含经配置以保存与存储器装置110的一或多个组件相关联的各种信息(例如与耦合到存储器控制器115的存储器阵列或一或多个存储器单元相关联的各种信息)的一组管理表130。例如，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块年龄、块擦除计数、错误历史或一或多个错误计数(例如写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等等)的信息。在特定实例中，如果错误计数中的一或多者的检测错误的数目高于阈值，那么位错误可称作不可校正位错误。管理表130可尤其保存可校正或不可校正位错误的计数。
阵列控制器135可尤其包含经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作的电路系统或组件。存储器操作可基于(例如)从主机105接收或由存储器管理器125内部产生的主机命令(例如与损耗平衡、错误检测或校正等等相关联)。
阵列控制器135可包含错误校正码(ECC)组件140，其可尤其包含ECC引擎或经配置以检测或校正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误的其它电路系统。存储器控制器115可经配置以主动检测与数据的各种操作或存储相关联的错误事件(位错误、操作错误等等)且从所述错误事件恢复，同时维持转移于主机105与存储器装置110之间的数据的完整性或维持存储数据(例如使用冗余RAID存储等等)的完整性，且可移除(例如报废)失效存储器资源(例如存储器单元、存储器阵列、页面、块等等)以防止未来错误。
存储器阵列120可包含布置于(例如)若干装置、平面、子块、块或页面中的若干存储器单元。作为实例，48GB TLC“与非”存储器装置可包含每页面18,592个字节(B)的数据((16,384+2208)个字节)、每块1536个页面、每平面548个块及每装置4个或4个以上平面。作为另一实例，32GB MLC存储器装置(其每单元存储2个位的数据(即，4个可编程状态))可包含每页面18,592个字节(B)的数据((16,384+2208)个字节)、每块1024个页面、每平面548个块及每装置4个平面，但具有对应TLC存储器装置的半导体所需写入时间及两倍编程/擦除(P/E)循环。其它实例可包含其它数目或布置。在一些实例中，存储器装置或其一部分可选择性地在SLC模式或所要MLC模式(例如TLC、QLC等等)中操作。
在操作中，数据通常写入到或读取从页面中的“与非”存储器装置110且擦除于块中。然而，可根据需要对存储器单元的较大或较小群组执行一或多个存储器操作(例如读取、写入、擦除等等)。“与非”存储器装置110的数据转移大小通常称作页面，而主机的数据转移大小通常称作区段。
尽管页面的数据可包含若干字节的用户数据(例如包含若干区段的数据的数据有效载荷)及其对应元数据，但页面的大小通常仅指代用于存储用户数据的若干字节。作为实例，具有4KB的页面大小的数据页面可包含4KB的用户数据(例如呈现512B的区段大小的8个区段)以及对应于用户数据的若干字节(例如32B、54B、224B等等)的元数据，例如完整性数据(例如错误检测或校正码数据)、地址数据(例如逻辑地址数据等等)或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同页面大小，或需要与不同页面大小相关联的不同元数据量。例如，不同存储器装置类型可具有不同位错误率，其可导致确保数据页面的完整性所需的不同元数据量(例如，具有较高位错误率的存储器装置需要比具有较低位错误率的存储器装置多的错误校正码数据字节)。作为实例，多电平单元(MLC)“与非”快闪装置可具有比对应单电平单元(SLC)“与非”快闪装置高的位错误率。因而，MLC装置需要比对应SLC装置多的错误数据的元数据字节。
图2说明包含组织成块(例如块A 201A、块B 201B等等)及子块(例如子块A0 201A0、子块An 201An、子块B0 201B0、子块Bn 201Bn等等)的若干串存储器单元(例如第一A0存储器串205A0到第三A0存储器串207A0、第一An存储器串205An到第三An存储器串207An、第一B0存储器串205B0到第三B0存储器串207B0、第一Bn存储器串205Bn到第三Bn存储器串207Bn等等)的3D“与非”架构半导体存储器阵列200的实例示意图。存储器阵列200表示常见于存储器装置的块、装置或其它单元中的更多类似结构的一部分。
每一串存储器单元包含在Z方向上源极到漏极地堆叠于源极线(SRC)235或源极侧选择栅极(SGS)(例如第一A0 SGS 231A0到第三A0 SGS 233A0、第一An SGS 231An到第三AnSGS 233An、第一B0 SGS 231B0到第三B0 SGS 233B0、第一Bn SGS 231Bn到第三Bn SGS 233Bn)与漏极侧选择栅极(SGD)(例如第一A0 SGD 226A0到第三A0 SGD 228A0、第一An SGD 226An到第三An SGD 228An、第一B0 SGD 226B0到第三B0 SGD 228B0、第一Bn SGD 226Bn到第三Bn SGD228Bn等等)之间的电荷存储晶体管(例如浮动栅极晶体管、电荷捕捉结构等等)的若干层。3D存储器阵列中的每一串存储器单元可沿X方向布置为数据线(例如位线(BL)BL0 220到BL2 222)及沿Y方向布置为物理页面。
在物理页面内，每一层表示一行存储器单元，且每一串存储器单元表示列。子块可包含一或多个物理页面。块可包含若干(例如128个、256个、384个等等)子块(或物理页面)。尽管在本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页面，每一物理页面具有三串存储器单元，且每一串具有8层存储器单元，但在其它实例中，存储器阵列200可包含更多或更少块、子块、物理页面、存储器单元串、存储器单元或层。例如，每一串存储器单元可根据需要包含更多或更少(例如16个、32个、64个、128个等等)层以及电荷存储晶体管(例如选择栅极、数据线等等)上方或下方的一或多个额外半导体材料层。作为实例，48GB TLC“与非”存储器装置可包含每页面18,592个字节(B)的数据((16,384+2208)个字节)、每块1536个页面、每平面548个块及每装置4个或4个以上平面。
存储器阵列200中的每一存储器单元包含耦合到(例如电或以其它方式操作性地连接到)存取线(例如字线(WL)WL00 210A到WL70 217A、WL01 210B到WL71 217B等等)的控制栅极(CG)，所述存取线根据需要共同耦合跨特定层或层的一部分的控制栅极(CG)。可使用相应存取线来存取或控制3D存储器阵列中的特定层且因此存取或控制串中的特定存储器单元。可使用各种选择线来存取选择栅极的群组。例如，可使用A0 SGD线SGDA0 225A0来存取第一A0 SGD 226A0到第三A0 SGD 228A0，可使用An SGD线SGDAn 225An来存取第一An SGD226An到第三An SGD 228An，可使用B0 SGD线SGDB0225B0来存取第一B0 SGD 226B0到第三B0SGD 228B0，且可使用Bn SGD线SGDBn 225Bn来存取第一Bn SGD 226Bn到第三Bn SGD 228Bn。可使用栅极选择线SGS0 230A来存取第一A0 SGS 231A0到第三A0 SGS 233A0及第一An SGS231An到第三An SGS 233An，且可使用栅极选择线SGS1 230B来存取第一B0 SGS 231B0到第三B0 SGS 233B0及第一Bn SGS 231Bn到第三Bn SGS 233Bn。
在实例中，存储器阵列200可包含半导体材料(例如多晶硅等等)的若干级，其经配置以耦合每一存储器单元的控制栅极(CG)或阵列的相应层的选择栅极(或CG或选择栅极的一部分)。可使用位线(BL)及选择栅极的组合等等来存取、选择或控制阵列中的特定串的存储器单元且可使用一或多个存取线(例如字线)来存取、选择或控制特定串中的一或多个层处的特定存储器单元。
图3说明包含多个存储器单元302及感测放大器或装置360的“与非”架构半导体存储器阵列300的一部分的实例示意图，多个存储器单元302布置成串(例如第一串305到第三串307)及层(例如说明为相应字线(WL)WL0 310到WL7 317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等等)的二维阵列。例如，存储器阵列300可说明例如图2中所说明的3D“与非”架构半导体存储器装置的存储器单元的一个物理页面的一部分的实例示意图。
每一串存储器单元使用相应源极侧选择栅极(SGS)(例如第一SGS 331到第三SGS333)来耦合到源极线(SRC)及使用相应漏极侧选择栅极(SGD)(例如第一SGD 326到第三SGD328)来耦合到相应数据线(例如第一位线(BL)BL0 320到第三位线BL2 322)。尽管在图3的实例中说明8层(例如使用字线(WL)WL0 310到WL7 317)及3个数据线(BL0 326到BL2 328)，但其它实例可根据需要包含具有更多或更少层或数据线的存储器单元串。
在例如实例存储器阵列300的“与非”架构半导体存储器阵列中，可通过感测与含有选定存储器单元的特定数据线相关联的电流或电压变化来存取选定存储器单元302的状态。可使用一或多个驱动器来存取(例如通过控制电路、一或多个处理器、数字逻辑等等)存储器阵列300。在实例中，一或多个驱动器可通过根据期望对特定存储器单元或存储器单元组执行的操作的类型驱动特定电势到一或多个数据线(例如位线BL0到BL2)、存取线(例如字线WL0到WL7)或选择栅极来激活特定存储器单元或存储器单元组。
为编程或写入数据到存储器单元，可将编程电压(Vpgm)(例如一或多个编程脉冲等等)施加于选定字线(例如WL4)且因此施加于耦合到选定字线的每一存储器单元的控制栅极(例如耦合到WL4的存储器单元的第一控制栅极(CG)341到第三CG 343)。编程脉冲可在或大致在(例如)15V处开始且在特定实例中，可在各编程脉冲施加期间增大振幅。当将编程电压施加于选定字线时，可将例如接地电势(例如Vss)的电势施加于以编程为目标的存储器单元的数据线(例如位线)及衬底(及因此源极与漏极之间的沟道)以导致从沟道到目标存储器单元的浮动栅极的电荷转移(例如直接注入或福勒-诺德海姆(Fowler-Nordheim(FN))隧穿等等)。
相比来说，可将导通电压(Vpass)施加于具有不以编程为目标的存储器单元的一或多个字线，或可将抑制电压(例如Vcc)施加于具有不以编程为目标的存储器单元的数据线(例如位线)以(例如)抑制电荷从沟道转移到此类非目标存储器单元的浮动栅极。导通电压可取决于(例如)所施加的导通电压与以编程为目标的字线的接近性而变化。抑制电压可包含相对于接地电势(例如Vss)的供应电压(Vcc)，例如来自外部电源或供应器(例如电池、交直流转换器等等)的电压。
作为实例，如果将编程电压(例如15V或15V以上)施加于例如WL4的特定字线，那么可将10V的导通电压施加于例如WL3、WL5等等的一或多个其它字线以抑制非目标存储器单元的编程或保存存储于不以编程为目标的此类存储器单元上的值。可随着施加编程电压与非目标存储器单元之间的距离增大而减小抑制编程非目标存储器单元所需的导通电压。例如，当将15V的编程电压施加于WL4时，可将10V的导通电压施加于WL3及WL5，可将8V的导通电压施加于WL2及WL6，可将7V的导通电压施加于WL1及WL7，等等。在其它实例中，导通电压或字线的数目等等可更高或更低或更多或更少。
耦合到数据线(例如第一位线BL0 320、第二位线BL1 321或第三位线BL2 322)中的一或多者的感测放大器360可通过感测特定数据线上的电压或电流来检测相应数据线中的每一存储器单元的状态。
在施加一或多个编程脉冲(例如Vpgm)之间，可执行验证操作以确定选定存储器单元是否已达到其预期编程状态。如果选定存储器单元已达到其预期编程状态，那么可抑制其进一步编程。如果选定存储器单元未达到其预期编程状态，那么可施加额外编程脉冲。如果在特定数目个(例如最大数目个)编程脉冲之后选定存储器单元未到达其预期编程状态，那么可将选定存储器单元或与此选定存储器单元的串、块或页面标记为有缺陷的。
为擦除存储器单元或存储器单元群组(例如，通常在块或子块中执行擦除)，可将擦除电压(Vers)(例如通常为Vpgm)施加于以擦除为目标的存储器单元的衬底(及因此源极与漏极之间的沟道)(例如使用一或多个位线、选择栅极等等)，同时使目标存储器单元的字线保持例如接地电势(例如Vss)的电势以导致从目标存储器单元的浮动栅极到沟道的电荷转移(例如直接注入或福勒-诺德海姆(FN))隧穿等等)。
图4说明存储器装置400的实例框图，存储器装置400包含：存储器阵列402，其具有多个存储器单元404；及一或多个电路或组件，其用于提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页面缓冲器422、选择器424、输入/输出(I/O)电路426及存储器控制单元430。
存储器阵列402的存储器单元404可布置成例如第一块402A及第二块402B的块。每一块可包含子块。例如，第一块402A可包含第一子块402A0及第二子块402An且第二块402B可包含第一子块402B0及第二子块402Bn。每一子块可包含若干物理页面，每一页面包含若干存储器单元404。尽管在本文中说明为具有两个块，每一块具有两个子块，且每一子块具有若干存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少块、子块、存储器单元等等。在其它实例中，存储器单元404可布置成若干行、列、页面、子块、块等等且使用(例如)存取线406、第一数据线410或一或多个选择栅极、源极线等等来存取。
存储器控制单元430可根据控制线432上所接收的一或多个信号或指令(其包含(例如)指示所要操作(例如写入、读取、擦除等等)的一或多个时钟信号或控制信号)或一或多个地址线416上所接收的地址信号(A0到AX)来控制存储器装置400的存储器操作。存储器装置400外的一或多个装置可控制控制线432上的控制信号或地址线416上的地址信号的值。存储器装置400外的装置的实例可包含(但不限于)图4中未说明的主机、存储器控制器、处理器或一或多个电路或组件。
存储器装置400可使用存取线406及第一数据线410来转移到(例如写入或擦除)或来自(例如读取)存储器单元404中的一或多者的数据。行解码器412及列解码器414可从地址线416接收及解码地址信号(A0到AX)，可确定将存取哪个存储器单元404，且可提供信号到存取线406中的一或多者(例如多个字线(WL0到WLm)中的一或多者)或第一数据线410中的一或多者(例如多个位线(BL0到BLn)中的一或多者)，例如上文所描述。
存储器装置400可包含经配置以使用第一数据线410来确定存储器单元404上的数据的值(例如读取)或确定待写入到存储器单元404的数据的值的感测电路系统，例如感测放大器420。例如，在存储器单元404的选定串中，感测放大器420中的一或多者可响应于读取电流在存储器阵列402中流动通过选定串而到数据线410而读取选定存储器单元404中的逻辑电平。
存储器装置400外的一或多个装置可使用I/O线(DQ0到DQN)408、地址线416(A0到AX)或控制线432来与存储器装置400通信。输入/输出(I/O)电路426可根据(例如)控制线432及地址线416使用I/O线408来将数据的值转移入或转移出存储器装置400，例如转移入或转移出页面缓冲器422或存储器阵列402。页面缓冲器422可在将数据编程到存储器阵列402的相关部分中之前存储从存储器装置400外的一或多个装置接收的数据或可在将数据传输到存储器装置400外的一或多个装置之前存储从存储器阵列402读取的数据。
列解码器414可接收地址信号(A0到AX)且将其解码为一或多个列选择信号(CSEL1到CSELn)。选择器424(例如选择电路)可接收列选择信号(CSEL1到CSELn)且选择表示从存储器单元404读取或编程到存储器单元404中的数据的值的页面缓冲器422中的数据。可使用第二数据线418来使选定数据转移于页面缓冲器422与I/O电路426之间。
存储器控制单元430可从外部电源或供应器(例如内部或外部电池、交直流转换器等等)接收例如供应电压(Vcc)434及负压电源(Vss)436(例如接地电势)的正及负供应信号。在特定实例中，存储器控制单元430可包含调节器428以内部提供正或负供应信号。
本文所论述的以下技术及配置提供针对读取电压校准的方面实施于“与非”存储器装置内的技术。本文所论述的技术及配置可尤其适用于基于3D“与非”快闪的存储系统，例如体现上文所论述的3D“与非”架构特征的系统。然而，应明白，所揭示的读取电压校准技术及配置还可应用于其它形式的“与非”快闪装置，其包含应用于其它外型尺寸或布置中的“与非”快闪装置的组件。
在基于“与非”快闪的存储系统中，“与非”存储器阵列包含经历不同电荷损失及电荷增益量的各种块及在不同温度处编程(写入)的各种块。因此，用于读取存储器阵列的任何特定块或区域的Vt可不同于存储器阵列的另一块或另一区域。此外，用于存储器的特定块或区域的Vt时常归因于应力而经受移位且Vt因此可在任一方向上移位。
读取干扰是针对“与非”快闪装置发生的影响Vt应力的实例。当主机或应用程序从快闪装置检索特定数据时，读取干扰应力会在主机利用特别高读取速率或数据的读取密集应用(取决于如何在快闪装置内散布数据)时累积。例如，如果逻辑块地址(LBA)映射到“与非”块的特定物理位置，那么可由于块内的偏压条件而在未选定字线上诱发应力且存储器单元可变得彼此偏压。
交叉温度效应是针对“与非”快闪装置发生的影响Vt应力的另一实例。由于写入时间与读取时间之间的温度差，交叉温度效应引起“与非”块中的单元Vt的移位(正或负Vt移位)。例如，当将数据写入到“与非”快闪装置(例如SSD驱动器或SD/MMC卡)时，读取数据所需的Vt是基于写入数据时的周围温度。然而，因为数据可保持长时间驻存于快闪装置上，所以快闪装置不可能在相同温度处被读取。
用于读取块的读取电压与特定块的Vt之间的失配会导致数据错误。数据错误的表示(失效位计数)可在“与非”存储系统中测量为“原始位错误率(RBER)”。因此，RBER随读取电压与Vt之间的失配而变化。因此，在基于“与非”快闪的许多既有存储系统的操作中，RBER提供用于确定读取电压是否不正确及是否应进行电压校准的测量。
可通过通过使用读取电压校准根据Vt调整读取电压来最小化RBER。可使用反应性或前瞻性方法来引发读取电压校准。使用反应性方法，响应于在主机读取IO期间发生的读取错误而执行读取电压校准。反应性方法使用目标准则来响应于读取错误而直接校准读取电压。相比来说，读取电压校准的前瞻性方法使用取样方法来周期性跟踪平均Vt移位且在发生重大错误之前发起校准。用于前瞻性执行读取电平校准的既有方法涉及在不同读取电压处取样RBER且选择最好读取电压来优化(例如减小)RBER。例如，存储装置固件可通过以下操作来校准“与非”读取电压：扫描“与非”存储器阵列中的各种位置中的多个页面，在各种读取电压处执行多个页面处的读取，测量所得RBER，且使用最小错误率来选择读取电压中的一者。
因此，读取电压校准的主要目的是最小化将在主机读取IO期间发生的系统的错误处置触发率。使用前瞻性读取电压校准过程来取样存储器装置的各种块以确定平均阈值电压且周期性跟踪存储器装置的各种块的平均Vt移位。用于读取电压校准中的块取样准则(例如通过取样快闪装置的大多数块)影响所得读取电压设置的准确度。例如，许多读取电压校准技术利用随机块取样或基于数据龄期的取样，其趋向于使电压校准与快闪装置的多数状态相关。然而，快闪装置的多数状态未必对应于在特定时间由主机读取IO存取的快闪装置上的大多数块。因此，用于前瞻性读取电压校准的基于多数状态的取样准则的既有方法无法完全有效减小错误处置触发率或RBER。
取样无效原因的简单阐释是对应于主机读取IO的位置的Vt未必与从取样存储装置的多数状态确定的电压设置对准。例如，考量其中SSD硬盘存储很少由主机存取的归档媒体文件(其占据高达70％的总驱动器空间)的情境。然而，主机相对频繁地存取剩余30％的硬盘空间上的其它文件。在此情境中，基于块的随机取样来校准读取电压将不是最好的，因为所得校准将趋向于过度补偿归档媒体文件的存在。因此，基于取样驱动器的多数状态来校准读取电压无法准确调整阈值电压且因此无法减少与主机IO及主机数据的最频繁存取部分相关联的错误处置触发。
本文所论述的技术包含实时使用主机读取IO的物理覆盖区来选择用于读取电压校准的取样块。在基于主机IO的取样中，存储器装置的控制器跟踪页面、字线或物理块级处的主机IO覆盖区且使用此跟踪信息来识别读取电压校准块取样候选者。控制器基于最频繁读取数据来校准读取电压以因此减小触发率。在实例中，此跟踪技术可涉及跟踪用于后续取样的主机IO操作中的读取位置及读取频率及监测针对此类位置发生的错误率。也在实例中，此跟踪技术可涉及跟踪针对存储器的特定单元(例如页面、块、裸片等等)的若干读取或擦除。
由于使用主机IO的物理覆盖区，所以存储器装置可操作以更有效检测及校准读取密集应用的“与非”Vt移动以及目标基准应力条件。此外，存储器装置可利用较智能块取样准则来促成由主机IO最常存取的存储器的块或其它物理单元校准用于尽可能最好读取性能的“与非”读取电压。
因此，本文所论述的技术通过使“与非”Vt移位与物理级处的主机读取IO覆盖区对准来改进错误处置触发率。技术还相对于既有校准方法实现目标基准的改进读取性能/延时，且对正常用户工作负荷产生最小影响或无影响。另外，归因于目标基准及用户工作负荷，技术有助于减轻“与非”触发率要求，其有助于消除否则会导致“与非”耐久性或性能损失的“与非”过度设计。
图5提供包含适合于实施本文所论述的读取电压校准优化的存储器装置510(例如SSD存储装置、SD/MMC卡等等)的实例系统500的框图。如图中所展示，存储器装置510包含具有多个裸片(裸片1到N)的“与非”存储器阵列530，其中各裸片包含一或多个块(块1到N)。一或多个块中的每一者可包含例如每块的一或多个页面(未展示)的进一步划分部分；一或多个页面中的每一者可进一步分成每页面的一或多个字线(未展示)；字线中的每一者可分成一或多个存储器单元(未展示)。
在实例中，存储器阵列530的存储器单元的块包含以下中的至少一者的群组：单电平单元(SLC)、多层单元(MLC)、三层单元(TLC)或四层单元(QLC)“与非”存储器单元。另外，在实例中，存储器阵列530布置成三维(3D)“与非”裸片的堆叠，使得托管相应块的多个块的相应群组是由3D“与非”裸片的堆叠中的相应裸片提供的块群组的成员。为简单起见，图5中未说明存储器阵列530的这些配置及进一步详细组件。然而，存储器阵列530可并入上文参考3D“与非”架构装置或其它形式的“与非”存储装置的特征所描述的这些或任何特征。
存储器装置510展示为经由控制器540可操作地耦合到主机520。控制器540经调适以接收及处理例如读取操作、写入操作、擦除操作及其类似者的主机命令525以在存储器阵列530内读取、写入、擦除及类似操作。为简单起见，还未描绘存储器装置510的各种其它组件(例如存储器管理器及其它电路系统或操作组件)及控制器540。
控制器540描绘为包含存储器544(例如易失性存储器)、处理电路系统546(例如微处理器)及存储媒体548(例如非易失性存储器)，其用于执行指令(例如由存储媒体548托管、载入到存储器544中及由处理电路系统546执行的指令)以执行用于管理及使用存储器阵列530的控制操作542。由控制器540执行或促成的控制操作542可由各种类型的硬件、固件及软件功能(例如实施于硬件、特别编程模块等等中的逻辑)提供。
由控制操作542提供的功能可包含IO操作监测550(例如用于监测源自主机命令的读取及擦除操作)、主机操作处理560(例如用于解译及处理主机命令525，及发出进一步命令到存储器阵列530以执行相应读取、写入、擦除或其它主机引发操作)、读取电压控制器570(例如用于建立、设置及利用读取电压电平来读取存储器阵列530的特定部分)、读取电平校准580(例如用于操作校准程序以识别存储器阵列530的特定部分的新读取电压电平)及错误检测处理590(例如用于识别及校正来自读取操作中所获得的数据的错误，识别特定读取操作或操作组的一或多个RBER，等等)。
在实例中，IO操作监测550操作以跟踪针对存储器阵列的读取及写入且还跟踪与电压电平及校准有关的伴随读取操作及写入操作。此外，IO操作监测550可识别存储器阵列530内的各种块及块操作的特性，且识别经受频繁读取或擦除操作的块(例如比其它块更频繁地被读取的块或已比其它块更多次地被擦除的块)。如下图6中所论述的实例中所进一步详述，此可包含使用针对IO操作所建立、建立于页面、块或裸片级处的计数器，例如用于测量针对相应块或裸片发生的读取次数的读取计数器或用于测量针对相应块发生的擦除次数的擦除计数器。这些计数器可用作为用于校准的触发器、校准中所执行的取样操作的数据输入，如下图6的实例中所论述。
在实例中，读取电压控制570用于建立、改变及提供用于读取存储器的特定区域(例如存储器阵列530中的相应块)的电压值。例如，读取电压控制570可实施各种正或负偏移以读取相应存储器单元及包含相应存储器单元的存储器位置(例如页面、块、裸片)。
在实例中，读取电平校准580用于建立(例如改变、更新、复位等等)由读取电压控制570实施的读取电压的值。读取电平校准580可通过对存储器阵列530执行的多个取样命令585(例如在不同电压处发出到存储器阵列的多个区域的取样命令)实施，取样命令585试图确定针对所述区域的Vt所优化的读取电压。读取电平校准580可结合主机操作处理560或错误检测处理590的特征操作。例如，主机操作处理560可基于针对用于取样的存储器位置的IO读取操作来识别所述位置；还例如，错误检测处理590可响应于错误的特定条件或读取数据的错误率超过特定阈值而触发读取电平校准580。
在实例中，基于每裸片对此裸片内的所有存储器位置(例如块、页面、单元)执行读取电平校准580。在另一实例中，通过一或多个校准操作(例如一系列校准操作)对存储器阵列的多个区域(例如多个裸片)执行读取电平校准580。也在实例中，错误检测处理590可检测RBER、不可恢复位错误率(UBER)或存储器单元、单元群组或存储器阵列的较大区域(例如来自块、块群组、裸片、裸片群组等等的平均数或取样)的其它测量或错误条件。也在实例中，错误检测处理590可操作以有助于触发使用读取电平校准580的校准操作或使用IO操作监测550的跟踪操作。
在实例中，通过IO操作监测550所确定的数据用于改变由读取电平校准580执行的电压校准操作的特性。例如，由IO操作监测550跟踪的特定存储器位置(例如被频繁读取的跟踪块)可用作为读取电平校准580内的取样位置。还例如，从由IO操作监测550跟踪的存储器位置(例如被重复读取的相应块、以高错误率读取的相应块、被重复擦除的相应块)的读取确定的条件还可提供触发、控制或其它输入到读取电平校准580。
在另一实例中，由IO操作监测550跟踪的特定存储器位置或由IO操作监测550跟踪的存储器位置的条件可由错误检测处理590用于确定读取电压偏离错误校准存储器位置的可能性。因此，IO操作监测550、主机操作处理560及错误检测处理590的特征可共同操作以触发读取电平校准操作且识别读取电平校准操作的特性(例如取样位置)。
如本文所论述，读取电平校准580基于源自主机IO读取操作覆盖区的数据图案及数据活动来执行操作。此覆盖区利用针对来自LBA地址的存储器位置的物理映射的逻辑，因为物理映射可在存储器的邻接、不同或甚至随机块中扩展。本文所论述的技术可跟踪不在LBA地址(逻辑)级处而是在存储器单元、页面或块(物理)级处的读取操作。因此，电压校准可基于针对跨越多个块及裸片的LBA地址的存储器位置的读取操作来发生。
另外，本文所论述的技术可利用来自条件块取样的主机IO的物理覆盖区来校准后续及当前读取操作。此方法可用于客户希望针对特定基准、用户模式、读取存取模式来优化读取电压时。本文所论述的技术可提供相应存储器位置的读取电压电平及多个存储器位置中的数据块的粒状跟踪以因此允许校准技术以更有效率及更有针对性方式致力于相关区域。
除本文所论述的技术之外，各种既有校准方法还可与读取电平校准580集成及一起使用。例如，除取样IO操作所涉及的特定存储器位置之外，读取电平校准580还可基于以下相应来另外获得取样位置：随机取样存储器阵列中的其它块、基于数据龄期来取样存储器阵列中的其它块或基于对应于其它块的原始位错误率(RBER)来取样存储器阵列中的其它块。
图6说明适合于执行用于读取电压校准的优化技术的实例存储器装置配置的操作序列图600。如图中所展示，主机520通过控制逻辑630的操作可操作地耦合到“与非”存储器阵列530。在实例中，控制器逻辑630(例如)通过对“与非”存储器阵列530执行读取及写入命令来实施主体存储器的管理、控制及存取命令。
作为实例，从主机520接收的读取或写入命令由控制器逻辑630解译以识别用于读取或写入命令的存储器阵列中的存储器位置，读取或写入命令接着导致存储器阵列530的经识别存储器位置上的相应读取及写入操作。同样地，以控制器操作640的部分(例如来自FW扫描、废弃项目收集及其类似者)引发的快闪转译层(FTL)读取及写入命令还导致存储器阵列530的存储器位置中的相应读取及写入操作。此外，以读取电平校准580的部分引发的系统读取电平校准命令(例如使用本文所论述的电压电平校准技术)导致存储器阵列530的存储器位置中的各种读取操作。为简单起见，图式600中未说明若干其它存储器装置管理操作及命令。
在实例中，结合读取电平校准580来跟踪读取操作及擦除操作(例如经由重写存储器的区域的写入操作所实施的擦除操作)。所跟踪的读取操作及擦除操作可由读取电平校准580用于检测存储器的特定区域已发生或可能会发生从Vt的显著偏离。例如，已被重复读取的块可能会遭遇读取干扰应力。同样地，已重复擦除的块可能会遭遇较高电平的损耗且因此经历较高失效位计数。因此，可跟踪针对存储器的特定块或其它区域发生的读取次数及擦除次数且将其用作为触发或促成输入或条件以使用读取电平校准580来执行电压电平调整操作。
在实例中，“与非”擦除计数器610用于跟踪存储器阵列530的特定存储器位置(或额外多个存储器位置)的擦除计数。例如，擦除计数器610可跟踪块级或其中实施擦除操作的存储器阵列530中的另一级处的擦除操作。响应于相应块的擦除计数超过确定阈值(阈值E)(确定615)，可引发对相应块执行读取电平校准580的操作。
同样地，在实例中，“与非”读取计数器620用于跟踪存储器阵列530的特定存储器位置(或额外多个存储器位置)的读取计数。例如，读取计数器620可跟踪块级或其中实施读取操作的存储器阵列(例如每裸片)中的另一级处的读取操作。在另一实例中，每裸片执行读取电平校准580，且因此使用“与非”块读取计数器620来合计相应裸片内的所有块的读取测量。在实例中，将读取计数器620及擦除计数器610存储于存储装置的DRAM(例如存储器544)中。响应于相应块或裸片的读取计数超过确定阈值(阈值R)(确定625)，可引发对相应块或裸片执行读取电平校准580的操作。
在实例中，读取计数器620可作为权重提供到读取电平校准580以识别特定块或裸片是否可能归因于读取使用而经历电压移位(且因此更可能需要读取电压校准)。也在实例中，擦除计数器610与读取计数器620一起用作为读取电平校准580的辅助度量以提供特定块是否可能经历电压移位的额外权重。然而，在其它实例中，读取计数器620及擦除计数器610用作为导致通过读取电平校准580的电压调整的触发阈值。
在进一步实例中，存储器阵列530中的读取或擦除操作的跟踪粒度或跟踪频率可经调整以减少用于跟踪个别块或块(裸片)群组的耗用(例如处理器及存储器操作)。例如，可在裸片级而非一个别块或页面级处跟踪个别读取操作；或可分析及跟踪块群组中的每个第x块而非每个块；或可分析及跟踪每个第n读取操作而非每个读取操作。
在实例中，读取电平校准580执行存储器阵列中的若干经识别位置的阈值电压的取样以确定用于存取经识别位置(及适当存取存储器阵列的其它位置)的电压电平。在此情境中，超过特定存储器位置的擦除阈值(例如来自确定615)或超过特定存储器位置的读取阈值(例如来自确定625)无法直接触发或激活读取电平校准580；相反地，可将特定存储器位置加到由读取电平校准580使用的一组取样位置650，其中由另一条件(例如RBER率超过确定阈值)触发或激活校准。可使用各种技术(其包含基于而频率、错误率或其类似者来优先考量特定存储器位置的技术)来实施取样位置650的跟踪。
在另一实例中，可识别存储器阵列中的其它位置(例如未识别为超过读取阈值(来自确定625)或超过擦除阈值(来自确定615)的位置)且将其加到取样位置组650。这些可包含基于以下中的一或多者所确定的一或多个位置：发生于特定位置处的读取操作的原始位错误率(RBER)、数据龄期或随机取样。
在进一步实例中，由读取电平校准580执行的取样操作可允许例如来自以下的规格(例如确定设置或计算)的配置：所取样的数据(例如对应于页面、块、块群组、裸片的数据)的大小、所取样的页面的总数、所取样的块内的页面的数目、取样或不取样特定单元、页面、块、裸片或特定类型的此类单元、页面、块、裸片及其类似者。同样地，可根据特定基准、用户模式、读取存取模式或其它特性来调整由读取电平校准580执行的取样以匹配存储装置的真实实际或预期用途。
还在另一实例中，计数器610、620可由于控制器内的管理操作(例如控制器操作640)而衰减或复位。例如，特定块的折叠将导致废弃项目收集、合并及块擦除以导致特定块的擦除计数器610递增及读取计数器620复位。特定来说，读取计数器620的复位可发生的原因为：当擦除块且存储器单元恢复到其原生状态时，读取干扰、数据保存及交叉温度效应一般会被消除。用于强调或不再强调主机IO所涉及的特定存储器位置的读取或擦除的技术还可与计数器610、620、取样位置650及读取电平校准580一起利用。
图7说明适合于执行用于读取电压校准的优化技术的一组实例操作的流程图700。在实例中，流程图700的操作可由存储装置的控制器(例如控制器115、540)通过软件、固件或经配置硬件中的执行操作的组合实施。然而，以下技术的一些或所有方面可由其它组件(例如由主机起始)结合其它命令、控制及编制(orchestration)形式来实施。
在实例中，可在存储器装置中实施流程图700的操作，所述存储器装置包括具有存储器单元的多个块的群组的“与非”存储器阵列及可操作地耦合到所述存储器阵列的存储器控制器，其中所述存储器控制器经调适(例如配置、布置、编程)以执行相应操作。在另一实例中，可在由或对“与非”存储器阵列的存储器控制器执行的方法中实施流程图700的操作，所述存储器阵列具有存储器单元的多个块的群组。在实例中，可在装置可读存储媒体中实施流程图700的操作，所述装置可读存储媒体提供在被执行时(例如在由存储器装置的控制器执行时)执行相应操作的指令。
流程图700展示为开始于IO操作(例如针对特定存储器地址发生的读取及擦除操作)的监测(操作710)。在此监测之后识别对应于读取或擦除操作的存储器地址(例如LBA)的存储器阵列中的特定位置(例如相应块)(操作720)。例如，读取及擦除操作的监测可确定是否已针对存储器阵列的相应块发生读取，其中基于包含对应于识别位置(例如LBA映射到的存储器阵列中的位置)的页面的块来识别此相应块。
流程图700接着跟踪针对存储器中的特定位置(例如相应块或块群组)发生的IO操作的计数。如图中所描绘，跟踪可包含使用读取计数器来跟踪存储器位置的读取计数(操作730)及使用擦除计数器来跟踪存储器位置的擦除计数(操作740)。这些计数可分别实施于读取计数器及擦除计数器中，如上文针对图6所指示。例如，可以保存于可由存储器控制器存取的存储器中的第一计数器跟踪针对存储器位置的读取次数，且可以保存于可由存储器控制器存取的存储器中的第二计数器跟踪针对存储器位置的擦除次数。在实例中，在相应块级处跟踪读取计数的跟踪，且在相应块级处跟踪擦除计数的跟踪。在另一实例中，在裸片级(例如针对包含多个块的裸片)处跟踪读取计数的跟踪。也在实例中，针对存储器位置发生的擦除(例如相应块的擦除)使擦除计数器递增，同时复位读取计数器(例如复位为零)。在进一步实例中，未实施或利用擦除计数器以允许跟踪擦除计数(在操作740中)为任选操作。
流程图700接着识别用于触发读取电平校准的条件(操作750)。在实例中，用于触发读取位置校准的条件可基于以下中的一或多者：针对相应块发生的读取操作、读取计数器的状态或擦除计数器的状态。作为实例，用于触发读取电平校准的条件可由监测针对存储器阵列的相应块的多个读取操作所致。在另一实例中，基于针对相应块发生的读取的次数超过确定读取次数来识别条件。还作为实例，可基于针对相应块的擦除的次数超过确定擦除次数来识别用于触发读取电平校准的条件。
在额外实例中，可基于多个块的群组而非相应块的评估来发生用于触发读取电平校准的条件，例如跟踪针对多个块的群组(托管相应块的群组)发生的读取的次数以当读取超过确定读取次数时识别条件。还在额外实例中，可部分基于针对存储器阵列的至少相应块发生的读取操作的原始位错误率(RBER)来发生用于触发读取电平校准的条件。
响应于所识别的条件(来自操作750)，可对存储器装置执行读取电平校准操作(操作760)。在实例中，读取电平电压校准操作包含执行存储器阵列的各种区域的取样以取样阈值电压值且确定读取电压电平。在实例中，此取样包含从监测读取操作识别的相应块的阈值电压电平的取样。在另一实例中，此取样包含托管相应块的多个块的相应群组的阈值电压电平的取样。
读取电平校准操作确定更准确地反映相应块的阈值电压的读取电压的一或多个值；接着，使用此值来更新用于读取相应块的一或多个页面的读取电压电平(操作770)。接着，可在用于读取具有相应块的一或多个页面的后续读取操作中利用经更新的读取电压电平(操作780)。在另一实例中，基于块群组(例如针对相应裸片)来更新及利用读取电压电平；在又一实例中，基于相应块的子集(例如针对块内的相应页面或其它存储器单元组)来跟踪、更新及利用读取电压电平。
基于上文所论述的技术，可基于主机IO状态而非总体不精确存储器阵列状态来触发、识别及跟踪读取电压。因此，应理解，本文所论述的技术可经优化以跟踪发生于物理级处的读取的模式以提高任何所得电压调整的准确度。此外，用于取样及触发电压校准的技术可经修改以与既有校准方法集成使用以提供相较于常规取样的最小或甚至零影响。
图8说明本文所论述的技术(例如方法)中的任何一或多者可对其执行的实例机器800的框图。在替代实施例中，机器800可操作为独立装置或可连接(例如网络连接)到其它机器。在网络部署中，机器800可充当服务器机器、客户端机器或在服务器-客户端网络环境中操作。在实例中，机器800可充当对等(P2P)(或其它分布式)网络环境中的对等机器。机器800可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网站设备、IoT装置、汽车系统或能够执行指令(依序或其它)(其指定由所述机器采取的动作)的任何机器。此外，尽管图中仅说明单个机器，但术语“机器”还应被视为包含个别或共同执行一组(或多组)指令以执行本文所论述的方法中的任何一或多者(例如云端运算、软件即服务(SaaS)、其它计算机集群配置)的任何机器集合。
本文所描述的实例可包含逻辑、组件、装置、封装或机构或可由逻辑、组件、装置、封装或机构操作。电路系统是实施于包含硬件的有形物理(例如简单电路、栅极、逻辑等等)中的电路集合(例如电路组)。电路系统成员资格可随时间灵活变化及具潜在硬件可变性。电路系统包含可在操作时单独或组合执行特定任务的成员。在实例中，电路系统的硬件可经不变设计以实施特定操作(例如硬接线式)。在实例中，电路系统的硬件可包含可变地连接的物理组件(例如执行单元、晶体管、简单电路等等)，其包含经物理修改(例如质量不变粒子等等的磁性、电性、可移动放置)以编码特定操作的指令的计算机可读媒体。在连接物理组件时，硬件组成的潜在电性质(例如)从绝缘体改变为导体，或反之亦然。指令使参与硬件(例如执行单元或负载机构)能够经由可变连接来以硬件创建电路系统的成员以在处于操作中时实施特定任务的部分。因此，当装置操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任何者可用于一个以上电路系统的一个以上成员中。例如，在操作中，执行单元可在一个时间点用于第一电路系统的第一电路中且在不同时间由所述第一电路系统中的第二电路或第二电路系统中的第三电路重新使用。
机器(例如计算机系统)800(例如主机装置105、存储器装置110等等)可包含硬件处理器802(例如中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合，例如存储器控制器115等等)、主存储器804及静态存储器806，其一些或所有可经由互连(例如总线)808彼此通信。机器800可进一步包含显示单元810、字母数字输入装置812(例如键盘)及用户接口(UI)导航装置814(例如鼠标)。在实例中，显示单元810、输入装置812及UI导航装置814可为触摸屏显示器。另外，机器800可包含存储装置(例如驱动器单元)816、信号产生装置818(例如扬声器)、网络接口装置820及一或多个传感器816(例如全球定位系统(GPS)传感器、罗盘、加速度计或其它传感器)。机器800可包含例如串行(例如通用串行总线(USB))、并行或其它有线或无线(例如红外线(IR)、近场通信(NFC)等等)连接的输出控制器828以通信或控制一或多个***装置(例如打印机、读卡器等等)。
存储装置816可包含机器可读媒体822，体现本文所描述的技术或功能中的任何一或多者或由本文所描述的技术或功能中的任何一或多者利用的一或多组数据结构或指令824(例如软件)存储于机器可读媒体822上。指令824还可在由机器800执行期间完全或至少部分驻留于主存储器804、静态存储器806或硬件处理器802内。在实例中，硬件处理器802、主存储器804、静态存储器806或存储装置816的一或任何组合可构成机器可读媒体822。
尽管机器可读媒体822说明为单个媒体，但术语“机器可读媒体”可包含单个媒体或经配置以存储一或多个指令824的多个媒体(例如集中式或分布式数据库或相关联的高速缓冲存储器及服务器)。
术语“机器可读媒体”可包含能够存储、编码或携载由机器800执行的指令且引起机器800执行本发明的技术中的任何一或多者或能够存储、编码或携载由此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器及光学及磁性媒体。在实例中，大容量机器可读媒体包括具有多个不变(例如静止)质量粒子的机器可读媒体。因此，大容量机器可读媒体不是暂时传播信号。大容量机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可抽换磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。
指令824(例如软件、程序、操作系统(OS)等等)或其它数据存储于存储装置821上，可由存储器804存取以供处理器802使用。存储器804(例如DRAM)通常较快但为易失性的，且因此为不同于存储装置821的存储装置类型(例如SSD)，其适合于长期存储(包含在处于“切断”条件中时)。由用户或机器800使用的指令824或数据通常载入存储器804中以供处理器802使用。当存储器804满载时，可分配来自存储装置821的虚拟空间来补充存储器804；然而，因为存储821装置通常比存储器804慢且写入速度通常比读取速度慢至少一倍，所以使用虚拟存储器会因存储装置延时(与存储器804(例如DRAM)相比)而大幅降低用户体验。此外，使用存储装置821用于虚拟存储器会大幅缩短存储装置821的可用寿命。
与虚拟存储器相比，虚拟存储器压缩(例如
针对移动电子装置所优化的存储装置或移动存储装置通常包含MMC固态存储装置(例如微型安全数字(microSDTM)卡等等)。MMC装置包含与主机装置的若干并行接口(例如8位并行接口)且通常为可从主机装置移除及与主机装置分离的组件。相比来说，eMMCTM装置附接到电路板且被视为主机装置的组件，其读取速度与基于串行ATATM(串行AT(高级技术)附件或SATA)的SSD装置相当。然而，移动装置性能需求不断提高以(例如)完全实现虚拟或扩增实境装置、利用加快网络速度等等。响应于此需求，存储装置已从并行通信接口变换到串行通信接口。包含控制器及固件的通用快闪存储(UFS)装置使用与专用读取/写入路径的的低电压差分信令(LVDS)串行接口来与主机装置通信以进一步促成更大读取/写入速度。
利用若干传送协议(例如帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等等)中的任一者，可使用经由网络接口装置820的传输媒体来通过通信网络826进一步传输或接收指令824。实例通信网络可尤其包含局域网(LAN)、广域网(WAN)、分组数据网络(例如因特网)、移动电话网络(例如蜂窝式网络)、简易老式电话系统(POTS)网络及无线数据网络(例如称为
以上详细描述包含参考构成具体实施方式的一部分的附图。图式以说明的方式展示其中可实践本发明的特定实施例。这些实施例在本文中也称作“实例”。此类实例可包含除所展示或描述的元件之外的元件。然而，本发明者还考量其中仅提供所展示或描述的所述元件的实例。此外，本发明者还考量相对于特定实例(或其一或多个方面)或相对于本文所展示或描述的其它实例(或其一或多个方面)使用所展示或描述的所述元件(或其一或多个方面)的任何组合或排列的实例。
在此文献中，独立于“至少一个”或“一或多个”的任何其它例子或使用，如专利文献中常见的术语“一”用以包含一个或一个以上。在此文献中，使用术语“或”来指代非排他性或，使得“A或B”可包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在所附权利要求书中，使用术语“包含”及“其中”作为相应术语“包括”及“其中”的简明英语等效物。此外，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，包含除在权利要求中的此术语之后列出的元件以外的元件的系统、装置、物品或过程仍被视为在所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标签，且并不希望对其目标强加数字要求。
在各种实例中，本文所描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文所使用，“处理器”意味着任何类型的运算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路(其包含处理器群组或多核心装置)。
如本发明中所使用，术语“水平”界定为平行于衬底的常规平面或表面的平面(例如晶片或裸片下面的平面)，不管衬底在任何时间点的实际定向如何。术语“垂直”指代垂直于上文所界定的水平的方向。例如“在…上”、“在…上方”及“在…下方”的介词相对于衬底的顶面或暴露表面上的常规平面或表面而界定，不管衬底的定向如何；同时，“在…上”希望暗示结构相对于另一结构(所述结构位于所述另一结构“上”)直接接触(如果无明确相反指示)；术语“在…上方”及“在…下方”明确希望识别结构(或层、特征等等)的相对放置，除非明确如此识别，否则其明确包含(但不限于)所识别的结构之间的直接接触。类似地，术语“在…上方”及“在…下方”不受限于水平定向，因为如果结构在某一时间点是论述中的构造的最外部分，那么其可位于参考结构“上方”，即使此结构相对于参考结构垂直延伸，而非呈水平定向。
术语“晶片及“衬底”在本文中一般用于指代集成电路形成于其上的任何结构及集成电路制造的各种阶段期间的此类结构。因此，以下详细描述不应被视为意在限制，且各种实施例的范围仅由所附权利要求书以及此权利要求书有权要求的等效物的全范围界定。
根据本发明及本文所描述的各种实施例包含利用存储器单元的垂直结构(例如存储器单元的“与非”串)的存储器。如本文所描述，方向形容词将被视为相对于存储器单元形成于其上的衬底的表面(即，垂直结构将被视为远离衬底表面延伸，所述垂直结构的底端将被视为最靠近衬底表面的端且所述垂直结构的顶端将被视为最远离衬底表面的端)。
如本文所使用，例如水平、垂直、正交、平行等等的方向形容词可指代相对定向，且除非另有说明，否则不希望要求严格依附于特定几何性质。例如，如本文所使用，垂直结构无需严格垂直于衬底的表面，而是可大体上垂直于所述衬底的所述表面，且可与所述衬底的所述表面形成锐角(例如介于60度到120度之间等等)。
在本文所描述的一些实施例中，不同掺杂配置可应用于源极侧选择栅极(SGS)、控制栅极(CG)及漏极侧选择栅极(SGD)，在此实例中，其中的每一者可由多晶硅形成或至少包含多晶硅，因此使得这些层(例如多晶硅等等)可在暴露于蚀刻溶液时具有不同蚀刻速率。例如，在形成3D半导体装置中的单体柱的过程中，SGS及CG可形成凹槽，而SGD可保持较少凹入或甚至不凹入。因此，这些掺杂配置可通过使用蚀刻溶液(例如氢氧化四甲铵(TMCH))来实现选择性蚀刻到3D半导体装置中的不同层(例如SGS、CG及SGD)中。
如本文所使用，操作存储器单元包含从存储器单元读取、写入到存储器单元或擦除存储器单元。使存储器单元处于预期状态的操作在本文中称作“编程”且可包含写入到存储器单元或从存储器单元擦除两者(例如，可将存储器单元编程为擦除状态)。
根据本发明的一或多个实施例，位于存储器装置内或存储器装置外的存储器控制器(例如处理器、控制器、固件等等)能够确定(例如选择、设置、调整、运算、改变、清除、通信、调适、导出、界定、利用、修改、应用等等)损耗循环的数量或损耗状态(例如记录损耗循环、在存储器装置的操作发生时计数存储器装置的操作、跟踪存储器装置引发的操作、评估对应于损耗状态的存储器装置特性等等)。
根据本发明的一或多个实施例，存储器存取装置可经配置以使用每一存储器操作来提供损耗循环信息到存储器装置。存储器装置控制电路系统(例如控制逻辑)可经编程以补偿对应于损耗循环信息的存储器装置性能改变。存储器装置可接收损耗循环信息且响应于损耗循环信息而确定一或多个操作参数(例如值、特性)。
应理解，当元件被称为“在另一元件上”、“连接到”另一元件或“与另一元件耦合”时，其可直接在另一元件上、直接连接到另一元件或直接与另一元件耦合或可存在介入元件。相比来说，当元件被称为“直接在另一元件上”、“直接连接到”另一元件或“直接与另一元件耦合”时，不存在介入元件或层。如果两个元件在图式中展示为具有连接其的线，那么除非另有指示，否则两个元件可耦合或直接耦合。
本文所描述的方法实例可为至少部分机器或计算机实施的。一些实例可包含使用指令编码的计算机可读媒体或机器可读媒体，指令可操作以配置电子装置执行上述实例中所描述的方法。此类方法的实施方案可包含例如微码、汇编语言码、较高级语言码或其类似者的编码。此编码可包含用于执行各种方法的计算机可读指令。编码可形成计算机程序产品的部分。此外，编码可例如在执行期间或其它时间有形地存储于一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可包含(但不限于)硬盘、可抽换磁盘、可抽换光盘(例如光盘及数字光盘)、卡式磁带、存储卡或存储条、随机存取存储器(RAM)、只读存储器(ROM)、固态驱动器(SSD)、通用快闪存储(UFS)装置、嵌入式MMC(eMMC)装置及其类似者。
根据以上所描述及以下实例及权利要求中所指定的结构及技术来提出本发明所描述的实施例的额外实例。
实例1是一种存储器装置，其包括：“与非”存储器阵列，其具有存储器单元的多个块的群组；及存储器控制器，其可操作地耦合到所述存储器阵列，所述存储器控制器用于执行包括以下各者的操作：监测针对所述存储器阵列的相应块发生的读取操作；至少部分基于针对所述相应块发生的所述读取操作来识别用于触发读取电平校准的条件；及响应于所述识别条件而基于托管所述相应块的多个块的相应群组的阈值电压电平来执行所述读取电平校准，其中至少部分基于用于读取所述相应块的阈值电压来执行所述读取电平校准。
在实例2中，实例1的标的物包含通过跟踪针对所述相应块的读取的次数来监测所述读取操作，且其中至少部分基于针对所述相应块发生的读取的所述次数超过确定读取次数来识别用于触发所述读取电平校准的所述条件。
在实例3中，实例2的标的物包含所述存储器控制器的所述操作，所述操作进一步包括监测针对所述相应块发生的擦除操作，其中基于针对所述相应块的擦除的次数超过确定擦除次数来进一步识别用于触发所述读取电平校准的所述条件。
在实例4中，实例3的标的物包含以保存于可由所述存储器控制器存取的存储器中的第一计数器跟踪针对所述相应块的读取的所述次数，其中以保存于可由所述存储器控制器存取的所述存储器中的第二计数器跟踪针对所述相应块的擦除的所述次数，且其中针对所述相应块发生的擦除复位所述第一计数器。
在实例5中，实例1到4的标的物包含通过跟踪针对托管所述相应块的多个块的所述相应群组的读取的次数来监测所述读取操作，其中至少部分基于针对多个块的所述相应群组发生的读取的所述次数超过确定读取次数来识别用于触发所述读取电平校准的所述条件。
在实例6中，实例1到5的标的物包含用于触发所述读取电平校准的所述条件是进一步部分基于针对所述存储器阵列的至少所述相应块发生的读取操作的原始位错误率(RBER)。
在实例7中，实例1到6的标的物包含通过执行用于读取所述相应块的所述阈值电压及用于读取位于所述存储器阵列中的多个块的所述群组中的其它块的阈值电压的取样来执行所述读取电平校准。
在实例8中，实例7的标的物包含基于所述其它块的相应块中所执行的读取操作的次数来在所述存储器阵列内识别包含于所述取样中的所述存储器阵列中的所述其它块。
在实例9中，实例7到8的标的物包含基于以下中的至少一者来在所述存储器阵列内识别包含于所述取样中的所述存储器阵列中的所述其它块：随机取样所述存储器阵列中的所述其它块、基于数据龄期来取样所述存储器阵列中的所述其它块或基于对应于所述其它块的原始位错误率(RBER)来取样所述存储器阵列中的所述其它块。
在实例10中，实例1到9的标的物包含通过监测针对所述相应块的一或多个部分的读取操作来监测针对所述相应块的所述读取操作。
在实例11中，实例10的标的物包含所述相应块的所述监测部分包含所述相应块的页面。
在实例12中，实例1到11的标的物包含，其中所述存储器装置可操作地耦合到主机，其中所述主机引发命令执行所述存储器阵列中的所述多个块中的相应读取，且其中所述相应读取包含针对对应于位于所述相应块内的页面的逻辑块地址发生的多次读取。
在实例13中，实例1到12的标的物包含所述读取电平校准更新用于在针对所述相应块的一或多个页面发生的后续读取操作中读取所述相应块的所述一或多个页面的一或多个读取电压电平。
在实例14中，实例1到13的标的物包含所述存储器阵列的存储器单元的所述块包含以下中的至少一者：单电平单元(SLC)、多层单元(MLC)、三层单元(TLC)或四层单元(QLC)“与非”存储器单元。
在实例15中，实例1到14的标的物包含将所述存储器阵列布置成三维(3D)“与非”裸片的堆叠，其中托管所述相应块的多个块的所述相应群组对应于由3D“与非”裸片的所述堆叠中的相应裸片提供的块群组。
实例16是一种用于优化存储器装置中的电压读取电平校准的方法，所述方法包括由“与非”存储器阵列的存储器控制器执行的多个操作，且所述存储器阵列具有存储器单元的多个块的群组，其中所述操作包括：监测发出到所述存储器阵列的相应块的读取命令；至少部分基于发出到所述相应块的所述读取命令来识别用于触发读取电平校准的条件；及响应于所述识别条件而基于托管所述相应块的多个块的相应群组的阈值电压电平来执行所述读取电平校准，其中至少部分基于用于读取所述相应块的阈值电压来执行所述读取电平校准；其中所述读取电平校准更新用于在针对所述相应块的页面的后续读取操作中读取所述相应块的所述页面的读取电压电平。
在实例17中，实例16的标的物包含通过跟踪针对所述相应块的读取的次数来监测所述读取操作，且其中至少部分基于针对所述相应块发生的读取的所述次数超过确定读取次数来识别用于触发所述读取电平校准的所述条件。
在实例18中，实例17的标的物包含监测针对所述相应块发生的擦除操作，其中基于针对所述相应块的擦除的次数超过确定擦除次数来进一步识别用于触发所述读取电平校准的所述条件。
在实例19中，实例18的标的物包含以保存于可由所述存储器控制器存取的存储器中的第一计数器跟踪针对所述相应块的读取的所述次数，其中以保存于可由所述存储器控制器存取的所述存储器中的第二计数器跟踪针对所述相应块的擦除的所述次数，且其中针对所述相应块发生的擦除复位所述第一计数器。
在实例20中，实例16到19的标的物包含通过跟踪针对托管所述相应块的多个块的所述相应群组的读取的次数来监测所述读取操作，且其中至少部分基于针对多个块的所述相应群组发生的读取的所述次数超过确定读取次数来识别用于触发所述读取电平校准的所述条件。
在实例21中，实例16到20的标的物包含用于触发所述读取电平校准的所述条件是进一步部分基于针对所述存储器阵列的至少所述相应块发生的读取操作的原始位错误率(RBER)。
在实例22中，实例16到21的标的物包含通过执行用于读取所述相应块的所述阈值电压及用于读取位于所述存储器阵列中的多个块的所述群组中的其它块的阈值电压的取样来执行所述读取电平校准。
在实例23中，实例22的标的物包含基于所述其它块的相应块中所执行的读取操作的次数来在所述存储器阵列内识别包含于所述取样中的所述存储器阵列中的所述其它块。
在实例24中，实例22到23的标的物包含基于以下中的至少一者来在所述存储器阵列内识别包含于所述取样中的所述存储器阵列中的所述其它块：随机取样所述存储器阵列中的所述其它块、基于数据龄期来取样所述存储器阵列中的所述其它块或基于对应于所述其它块的原始位错误率(RBER)来取样所述存储器阵列中的所述其它块。
在实例25中，实例16到24的标的物包含通过监测针对所述相应块的一或多个部分的读取操作来监测针对所述相应块的所述读取操作。
在实例26中，实例25的标的物包含所述相应块的所述监测部分包含所述相应块的页面。
在实例27中，实例16到26的标的物包含所述存储器装置可操作地耦合到主机，其中所述主机引发命令执行所述存储器阵列中的所述多个块中的相应读取，且其中所述相应读取包含针对对应于位于所述相应块内的页面的逻辑块地址发生的多次读取。
在实例28中，实例16到27的标的物包含所述读取电平校准更新用于在针对所述相应块的一或多个页面发生的后续读取操作中读取所述相应块的所述一或多个页面的一或多个读取电压电平。
在实例29中，实例16到28的标的物包含所述存储器阵列的存储器单元的所述块包含以下中的至少一者：单电平单元(SLC)、多层单元(MLC)、三层单元(TLC)或四层单元(QLC)“与非”存储器单元。
在实例30中，实例16到29的标的物包含将所述存储器阵列布置成三维(3D)“与非”裸片的堆叠，其中托管所述相应块的多个块的所述相应群组对应于由3D“与非”裸片的所述堆叠中的相应裸片提供的块群组。
实例31是一种装置可读存储媒体，其提供在由存储器装置的控制器执行时优化所述存储器装置中的电压读取电平校准的指令，其中所述指令引起所述控制器执行根据实例1到30的技术中的任何者的操作。
实例32是一种设备，其包括用于执行实例1到30的方法或技术中的任何者的相应构件。
实例33是一种用于执行实例1到30中的任何者的操作的系统、设备或装置。
实例34是一种有形机器可读媒体，其包括用于执行或实施实例1到30中的任何者的操作的指令。
实例35是一种用于执行实例1到30中的任何者的操作的方法。
以上描述意在说明而非限制。例如，上述实例(或其一或多个方面)可彼此组合使用。其它实施例可由(例如)所属领域的一般技术人员在回顾以上描述之后使用。应理解，以上描述不会用于解释或限制权利要求书的范围或意义。另外，在具体实施方式中，各种特征可群组在一起以简化本发明。这不应被解释为希望使未主张揭示特征成为任何权利要求的必不可少部分。确切来说，发明标的物可不具有特定揭示实施例的所有特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求独自代表单独实施例，且预期此类实施例可在各种组合或排列中彼此组合。应参考所附权利要求书以及此权利要求书有权要求的等效物的全范围来确定本发明的范围。