阅读说明：本技术 具有与nand串断开连接的位线以进行快速编程的存储器设备 (Memory device with bit lines disconnected from NAND strings for fast programming ) 是由 X·杨 H-Y·曾 D·杜塔 于 2019-02-09 设计创作，主要内容包括：本发明公开了用于存储器单元的快速编程和读取操作的技术。第一组位线连接到第一组NAND串并且与连接到第二组NAND串的第二组位线交织。该第一组NAND串可通过以下方式编程：驱动该第一组位线上的电压,同时使该第二组位线上的电压浮置,以减小位线间电容并提供相对高的访问速度和相对低的存储密度(例如,每个存储器单元的位)。该第二组NAND串可通过以下方式编程：并发驱动该第一组位线和该第二组位线上的电压,以提供相对低的访问速度和相对高的存储密度。(Techniques for fast programming and read operations of memory cells are disclosed. The first set of bit lines is connected to the first set of NAND strings and is interleaved with the second set of bit lines connected to the second set of NAND strings. The first set of NAND strings can be programmed by: the voltages on the first set of bit lines are driven while the voltages on the second set of bit lines are floated to reduce inter-bit line capacitance and provide relatively high access speed and relatively low storage density (e.g., bits per memory cell). The second set of NAND strings can be programmed by: voltages on the first set of bit lines and the second set of bit lines are driven concurrently to provide a relatively low access speed and a relatively high storage density.)

具体实施方式

本发明描述了用于存储器单元的快速编程和读取操作的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接存储器单元组连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以叠堆的垂直NAND串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍可包括一组增大编程电压，在相应的编程循环或编程-验证迭代中将该组增大编程电压施加到字线，诸如图10B中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元单位的存储器设备(也称为SLC或单级单元)中，存在两种数据状态，包括擦除状态和编程状态。参见图9A。作为多位存储器单元，MLC或多级单元每单元存储两位或更多位。例如，在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，该七种更高的数据状态被称为A、B、C、D、E、F和G数据状态(参见图9B)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态(S0)和十五种更高的数据状态(S0-S15)。

SLC编程为相对快的并且具有高耐久性，但是存储密度(每个存储器单元存储的位数)低于每个存储器单元中存储多个位时的存储密度。关于编程速度，在许多情况下可以使用仅一个编程脉冲来执行SLC编程。因为仅需要一个读取电压，所以读取速度也很高，并且由于两种数据状态之间的宽裕度，所以可以简化纠错。关于耐久性，通过SLC编程而编程的数据可以在多个读取周期之后准确地回读，因为与MLC编程相比，在擦除数据状态与编程数据状态之间存在更宽的裕度。因此，SLC编程可以用于最受关注的编程和读取速度以及耐久性的应用。例如，一组SLC存储器单元可用作CPU与一组MLC存储器单元之间的高速缓存。还参见图12B至图12D。外部控制器可以将数据快速编程到SLC存储器单元的块，并且随后该数据可以被传输到MLC存储器单元的块，同时外部控制器执行另一任务。当在重复的读取周期中多次读取数据(诸如存储在服务器中的数据)时，高耐久性是重要的。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一个读取电压、一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(导通)还是非导电状态(断开)。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设置为处于预期在相邻数据状态的阈值电压之间的电平。在读取操作期间，未选定字线的电压斜升到读取通过电压，该读取通过电压足够高以将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。

然而，电阻-电容(RC)延迟限制了提高编程和读取速度的能力。例如，当将电压信号施加到位线时，分配一定量的时间以基于位线的RC时间常数来改变电压。RC时间常数是位线尺寸和材料的函数。另外，位线之间的电容可进一步降低性能。

本文提供的技术解决了上述及其他问题。在一个方面中，不同组的NAND串连接到一组位线。该一组位线可以包括与第二组位线交织的第一组位线。第一组NAND串具有相对高的访问速度(例如，读/写速度)和相对低的存储密度(例如，每存储器单元的位)。相比之下，第二组NAND串具有相对低的访问速度和相对高的存储密度。例如，用于感测操作的时间可减少约二分之一，例如从20微秒到10微秒，并且这些时间可分别表示相对低的访问速度和相对高的访问速度。

例如，第一组NAND串和第二组NAND串可以位于不同的子块或块中。此外，可以通过驱动第一组位线上的电压同时使第二组位线上的电压浮置，来访问第一组NAND串。浮置减小了位线间电容，使得被分配用于改变第一组位线上的电压的时间减少，从而导致相对高的访问速度。通过并发驱动第一组位线和第二组位线上的电压来访问第二组NAND串，其中被分配用于改变第一组位线和第二组位线上的电压的时间大于相对高的访问速度的情况下的时间。

具体地，在针对第一组NAND串的编程操作期间，当第一组位线中的位线子集从0V增大到禁止电压(诸如2V)时，使第二组位线的电压浮置允许该位线子组的位线电压比第二组位线的电压被驱动(例如，在0V处)时更快地达到并稳定在2V。

在诸如读取操作或验证测试的感测操作期间，可以在公共电平下驱动第一组位线和第二组位线，以最小化位线间电容。另外，第二组位线在第一组NAND串的感测期间不汲取电流，使得位移电流减小。这还允许在感测过程期间更快地为第一组位线上的电压充电。

可以提供允许相同存储器设备中的不同访问速度的不同子块或块。

在一种方法中，第一组NAND串中的NAND串是数据存储NAND串，这些数据存储NAND串通过没有资格存储数据的虚设NAND串彼此分开。参见图12A和图12E。存储器设备可以被制造成在虚设NAND串与位线之间没有导电通孔(参见图5D中的绝缘区621c和621d)。参见图5D。在另一种方法中，第一组NAND串由堆叠的绝缘区分开，并且第一组NAND串(例如，BLK0)中的NAND串间间距(sp2，图12F)大于第二组NAND串(例如，BLK1-BLK3)中的NAND串间间距(sp1，图12A)。参见图12F中的绝缘区1252。

在另一种方法中，在虚设NAND串与位线之间存在导电通孔(参见图5A中的通孔621和621a)，但是虚设NAND串的SGD晶体管被编程为比数据存储NAND串的SGD晶体管更高的Vth。参见图9C。利用公共控制栅极偏置，虚设NAND串的SGD晶体管可处于非导电状态并且与位线断开电连接，而数据存储NAND串可以处于导电状态并且与位线电连接。该方法是有利的，因为SGD晶体管可根据需要被擦除和重新配置。因此，如果需要，可将高访问速度、低存储密度块或子块改变为低访问速度、高存储密度块或子块，反之亦然。

在一种方法中，具有相对高的访问速度的存储器单元是SLC存储器单元，并且具有相对低的访问速度的存储器单元是MLC存储器单元。SLC存储器单元和MLC存储器单元可以在不同块中或块的不同子块中。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108，也称为芯片或集成电路。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。在一个实施方案中，存储器结构包括布置在一个或多个平面中的存储器单元的块。例如，块BLK0-BLKm-1被布置在平面P0和P1中的每一个中。在一种方法中，平面可以是基板的具有扩散层的区域(诸如图3中的阱区433)，该扩散层是该平面中的每个块所共用的。平面中的块通常共享公共的一组位线。

读/写电路128包括多个感测块51-54(感测电路)，并且允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140与控制器122之间传输，并且经由路径118在控制器与一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、列冗余电路111、片上地址解码器114和功率控制模块116(功率控制电路)。状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

列冗余电路提供备用NAND串之间的映射，这些备用NAND串替换有缺陷的初级NAND串。片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。也参见图3。在一种方法中，感测块可包括位线驱动器。

功率控制模块可包括电压定时电路116，该电压定时电路存储用于确定何时施加电压信号的数据。该数据可指示在电压增大或减小期间要分配给电压信号以达到稳态电压的时间量。如下面进一步描述的，为位线上的电压变化分配的时间量可基于该位线的RC时间常数而变化。当将电压信号施加到两个或更多个相邻位线以实现相对低的访问速度、高存储密度的存储器单元时，有可能电压信号处于不同电平。例如，一个位线可以从0V改变为2V以禁止对NAND串进行编程，而相邻位线保持在0V以允许对NAND串进行编程。应当为从0V到2V的位线变化分配相对长的时间段。相比之下，当将电压信号施加到选定位线以实现相对高的访问速度、低存储密度的存储器单元时，可以使相邻位线上的电压信号浮置，使得RC时间常数减小。然后可为从0V到2V的位线变化分配相对短的时间段。电压定时电路可基于正被访问的存储器单元的块和/或子块位置来设置位线电压变化的时间段，并且基于NAND串(或NAND串的存储器单元的沟道)与位线之间的连接来了解存储器单元是被配置用于低访问速度还是高访问速度。

电压定时电路可控制一个电压(诸如位线电压)的变化开始与另一个电压(诸如字线电压)的变化开始之间的时间段。电压定时电路还可控制一个电压(诸如位线电压)的变化的开始与一个事件(诸如在感测期间感测电路中的感测节点开始放电)之间的时间段。关于例如电压信号，参见图15和图16。

电压定时电路117可以配置有用于执行本文所述的技术(包括本文所述流程图的过程)的硬件、固件和/或软件。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51-54、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

控制器122或控制电路110可被配置有用于实现本文所述的过程(包括图11A至图11K的流程图的过程)的硬件、固件和/或软件。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单个感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件的感测电路通信的一个或多个管理电路。

作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测电路可包括感测节点171，该感测节点在感测期间被充电。感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。还参见图16中的曲线1690。感测电路60还包括位线锁存器184，该位线锁存器用于设置已连接位线上的电压条件。例如，锁存在位线锁存器中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5V-3V)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。在编程操作期间，可以将标志提供给位线(BL)选择器173，该BL选择器被配置为将VBL_sel或将VBL_unsel传递到位线，该VBL_sel是选定位线或NAND串的电压，该VBL_unsel是未选定位线或NAND串的电压。VBL_unsel(例如，2V)禁止编程，而VBL_sel(例如，0V)不禁止编程。

在感测操作期间，BL选择器可以将感测电压VBL_sense(例如，2V)传递到晶体管55以对位线充电。晶体管55可以设置在位线与感测电路之间，以在感测操作期间对位线的电压进行箝位。Vbl被箝位在等于控制栅极电压Vblc减去晶体管的Vth的电平处。例如，Vbl可被箝位在2-1＝1V处。VBL_sense被施加到晶体管的漏极并且Vbl被提供在晶体管的源极处，该晶体管充当源极跟随器。对位线充电所需的时间可基于相关联的NAND串中选定存储器单元的数据状态而变化。如果数据状态为相对高的，例如G状态，则选定存储器单元的电阻为相对高的，因为过载的量为相对低的。也就是说，单元的Vread-Vth为相对高的。因此，对位线充电所需的时间将为相对高的。在不同NAND串的选定存储器单元处于不同数据状态的情况下，电压信号将在不同位线上变化。

如果感测操作涉及相邻NAND串，诸如在先前提到的第二组NAND串的情况下，则相邻位线上的变化导致位线间电容和位移电流，这增大了对位线充电所需的时间。相比之下，如果感测操作涉及每隔一个NAND串，诸如在先前提到的第一组NAND串的情况下，则相邻位线与NAND串的存储器单元断开电连接，因此对这些位线充电的时间不存在数据状态依赖性变化。此外，没有电流从位线被汲取到存储器单元沟道。因此，可以减少被分配用于对位线充电的时间。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的I/O接口196。可以为每个感测电路提供一组数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一个位，MDL为下页数据存储一个位，并且UDL为上页数据存储一个位。这是在每个存储元件八级或三位的存储器设备中。可以为每个存储元件的每个附加数据位提供每个位线一个附加数据锁存器。

处理器192执行计算，诸如以确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该一组数据锁存器中。每组数据锁存器194-197用于在读操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路190的另一个实施方案中，位线锁存器起到双重作用，既用作用于锁存感测电路的输出的锁存器，也用作如上所述的位线锁存器。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在用于存储器单元的编程或验证操作期间，待编程的数据(写入数据)从数据总线120被存储在该组数据锁存器194-197中，在每个存储元件三位的具体实施中存储在LDL锁存器、MDL锁存器和UDL锁存器中。

在状态机的控制下，编程操作包括施加到所寻址的存储元件的控制栅极的一系列编程电压脉冲。每个编程电压之后是读回(验证)以确定存储元件是否已被编程到期望的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192设置位线锁存器，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器，并且感测电路在验证过程中将它设置为禁止值。

每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储元件的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器识别相关联的存储元件何时已达到编程操作中的某些里程碑。例如，锁存器可识别存储元件的Vth低于特定验证电压。数据锁存器指示存储元件当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储元件中时，LDL锁存器被翻转(例如，从0到1)。当中间页位或上页位分别存储在相关联的存储元件中时，MDL锁存器或UDL锁存器被翻转。这发生在相关联的存储元件完成编程时，例如，当其Vth超过目标验证电压(诸如VvA-VvG)时(参见图9B)。

图3描绘了图1的用于向存储器单元块提供电压的功率控制模块116的示例性实现方式。在该示例中，存储器结构126包括四个相关块BLK_0至BLK_3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。

通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传递到开关450。

电压驱动器可包括选定数据字线(WL)驱动器447，该选定数据WL驱动器在编程或读取操作期间选定的数据字线上提供电压。电压驱动器还可包括用于未选定数据字线的驱动器448。这些未选定数据字线可以是除选定字线之外的剩余的未选定字线。电压驱动器还可包括漏极侧虚设字线驱动器449和源极侧虚设字线驱动器451，该漏极侧虚设字线驱动器在漏极侧虚设字线(诸如WLDD0和WLDD1)上提供电压，该源极侧虚设字线驱动器在源极侧虚设字线(诸如WLDS1和WLDS0)上提供电压。参见图5A。

电压驱动器还可以包括用于块中的每个子块的单独的SGD驱动器。例如，诸如在图6至图8中，可以分别为BLK0的SB0、SB1、SB2和SB3提供SGD驱动器446、446a、446b和446c。在一个选项中，一个SGS驱动器445是块中的不同子块所共用的。在另一个选项中，为块中的每个子块提供单独的SGS驱动器。此外，在一些情况下，诸如在图6和图8中所示，在每个NAND串中可以存在多个SGD晶体管、多个SGS晶体管、多个漏极侧虚设存储器单元和/或多个源极侧虚设存储器单元。在一种方法中，为了在利用编程电压或其他字线特定参数对这些存储器单元和晶体管进行编程中提供最大灵活性，可以存在用于NAND串中的每个选择栅极晶体管和虚设存储器单元的单独的驱动器。或者，为简单起见，多个SGD晶体管可以被连接并共同驱动，多个SGS晶体管可以被连接并共同驱动，多个漏极侧虚设存储器单元可以被连接并共同驱动，并且多个源极侧虚设存储器单元可以被连接并共同驱动。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

在一种方法中，阱区433(同样参见图5A)是这些块所共用的，并且可由电压驱动器430驱动。这些块也共享一组位线。在编程操作期间，BL_sel位线电压驱动器440向选定位线提供电压，并且BL_unsel位线电压驱动器440a向未选定位线提供电压。这些位线驱动器也可以与相应的位线断开连接，以允许位线电压浮置。在一些情况下，如所提及的，希望使不连接到NAND串的位线的电压浮置。在感测操作期间，BL_sense位线电压驱动器440b向位线提供电压。

在诸如图4至图8中描绘的堆叠的存储器设备中，多组连接的存储器单元可以布置在NAND串中，这些NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。竖直延伸的NAND串具有浮置沟道。

图4是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例性3D配置中的一组块。在基板501上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图5A描绘了图4的BLK0的一部分的示例性剖视图，其中NAND串700n和710z分别通过通孔621和621a连接到位线BL0。该块包括交替的导电层和介电层的堆叠610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十个数据字线层(或数据字线)WLL0-WLL9。WLL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WLL9是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。介电层被标记为DL1-DL18。此外，描绘了堆叠的包括NAND串700n和710z的区。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图5C中更详细地示出了堆叠的区622。

该堆叠包括基板611。在一种方法中，源极线SL的一部分包括阱区433(同样参见图3)，该阱区是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。可在擦除操作中将擦除脉冲施加到该层。在一个可能的具体实施中，n型阱区433在p型阱区611a中形成，该p型阱区继而在n型阱区611b中形成，该n型阱区继而在p型半导体基板611c中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NAND串700n在堆叠616的底部616b处具有源极端613，并且在该堆叠的顶部616a处具有漏极端615。NAND串710z在堆叠616的底部616b处具有源极端613a，并且在该堆叠的顶部616a处具有漏极端615a。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621和621a将NAND串的漏极端615和615a连接到BL0。通孔是导电路径，这些导电路径将NAND串的顶部连接到在堆叠上方水平延伸的位线。例如，通孔可包含金属。通孔可在其底部处连接到NAND串的最顶部SGD晶体管(例如，SGD晶体管的漏极端子D，参见图5B)，并且在其顶部处连接到位线的底部。可通过以下方式来在堆叠的顶部上的绝缘区550中形成通孔：沉积绝缘区；形成掩模；蚀穿掩模以形成空隙；以及用金属或其他导电材料填充空隙。在一种方法中，通孔可具有圆形横截面。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。

绝缘填充区614将块分离成子块，其中NAND串700n和710z处于不同的子块中。

图5B描绘了示例性晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

图5C描绘了图5A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管717和716在虚设存储器单元715和714以及数据存储器单元713上方提供。这些SGD晶体管位于NAND串的漏极端处。

可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘获层664或膜(诸如氮化硅(Si3N4)或其他氮化物)、隧道层665(例如，包含栅极氧化物，该栅极氧化物可随时间推移而降解)、沟道660(例如，包含多晶硅)和电介质核心666(例如，包含二氧化硅)。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

每个NAND串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，沟道700a、710a、720a和730a分别在NAND串700n、710z、720n和730n中连续延伸。沟道700a在NAND串700n中从SGS晶体管701连续地延伸到SGD晶体管716和717。沟道700a是连续的，因为它是不间断的并且因此可以在NAND串中提供连续的导电路径。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图5D描绘了图4的BLK0的一部分的示例性剖视图，其中NAND串700n和710z与位线BL0断开连接。在这种情况下，在堆叠的顶部上的绝缘区550中不形成通孔，使得NAND串700n和710z不连接到位线。区域621c和621d表示绝缘区550的原本可制造通孔的部分。NAND串是虚设或牺牲NAND串，因为它们不能被访问以读取或写入数据。可能期望制造虚设NAND串并省略通孔的制造，而不是调整制造过程以避免制造虚设NAND串。然而，图12F所示的另一个选项避免了制造虚设NAND串和空隙。

图6描绘了BLK0中的NAND串的示例性视图，该BLK0与图4、图5A和图5D一致。NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例性NAND串700n、710z、720n和730n。NAND串具有与图5A一致的数据字线、虚设字线和选择栅极线。每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线或控制线层。NAND串700n、710z、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。另一个选项是在对下一个子块的存储器单元编程之前，对一个子块中的所有存储器单元编程，一次一个字线部分。例如，字线编程顺序可在WL0(源极端字线)处开始，并且在WLL9(漏极端字线)处结束。

NAND串700n、710z、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和703、数据存储器单元704-713、虚设存储器单元714和715，以及SGD晶体管716和717。NAND串710z包括SGS晶体管721、虚设存储器单元722和723、数据存储器单元724-733、虚设存储器单元734和735，以及SGD晶体管736和737。NAND串720n包括SGS晶体管741、虚设存储器单元742和743、数据存储器单元744-753、虚设存储器单元754和755，以及SGD晶体管756和757。NAND串730n包括SGS晶体管761、虚设存储器单元762和763、数据存储器单元764-773、虚设存储器单元774和775，以及SGD晶体管776和777。

一个或多个SGD晶体管设置在每个NAND串的漏极端，并且一个或多个SGS晶体管设置在每个NAND串的源极端。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD0(0)和SGD1(0)、SGD0(1)和SGD1(1)、SGD0(2)和SGD1(2)以及SGD0(3)和SGD1(3)驱动。在另一种方法中，子块中的所有SGD晶体管被连接并共同驱动。SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGS(0)、SGS(1)、SGS(2)和SGS(3)驱动。在另一种方法中，块中的所有SGS晶体管被连接并共同驱动。

图7描绘了与图6一致的BLK0中的控制栅极层。控制栅极层被布置在堆叠800中并且包括虚设字线层或控制栅极层WLDS0、WLDS1、WLDD0和WLDD1，以及数据字线层或控制栅极层WLL0-WLL9，这些层被在不同子块SB0-SB3之间共享。控制栅极层包括块的公共SGS控制栅极层。任选地，可以为每个子块提供单独的SGS控制栅极层。例如，SB0、SB1、SB2和SB3分别包括SGD0(0)和SGD1(0)、SGD0(1)和SGD1(1)、SGD0(2)和SGD1(2)，以及SB3 SGD0(3)和SGD1(3)。另外，在每个子块中描绘了四个示例性存储器空穴。在SGD0(0)中描绘了SGD晶体管717、717a、717b和717c，在SGD1(0)中描绘了SGD晶体管716，并且在WLDD0中描绘了虚设存储器单元715。

图8描绘了图6和图7的SB0和SB1的附加细节。描绘了图6的NAND串700n以及也在SB0中的附加NAND串701n-707n。子块中的NAND串具有SGD晶体管，这些SGD晶体管具有连接的控制栅极。为简单起见，每个存储器单元被描绘为立方体。位线连接到每个相应的NAND串。在该示例中，存在连接到位线BL0-BL15的十六个NAND串。例如，BL0-BL3分别连接到NAND串700n-703n，并且BL12-BL15分别连接到NAND串712n-715n。感测电路可以连接到每个位线。例如，图2的感测电路60-63可以分别连接到位线BL0-BL3。

一组存储器单元连接到每个字线。例如，一组存储器单元704-704g分别连接到NAND串700n-707n中的WLL0。

在编程操作期间，子块中的NAND串中的一些NAND串可以在相关联的锁存器具有编程状态时被选择用于编程，并且子块中的其他NAND串可以在相关联的锁存器具有锁定状态时未被选择用于编程。具有编程状态或锁定状态的NAND串是有资格存储数据的数据存储NAND串。针对没有资格存储数据的虚设NAND串，在一种方法中，可以在编程或读取操作期间使相关联的位线浮置，以减小针对数据存储NAND串的位线所经历的电容。

还描绘了子块SB1中的示例性NAND串710z和711z，并且这些示例性NAND串分别具有连接到WLL0的示例性存储器单元724和724a。在编程或读取操作期间，可以选择一个子块，而未选择其他子块。另外，连接到选定字线的存储器单元被选择用于编程或读取操作，而连接到剩余未选定字线的存储器单元未被选择用于编程或读取操作。

图9A描绘了分别处于擦除(Er)状态和编程(P)状态的SLC存储器单元的阈值电压(Vth)分布900和901。在图9A至图9C中，垂直轴线描绘了对数刻度上的多个存储器单元，并且水平轴线描绘了线性刻度上的Vth。首先，擦除掉存储器单元的块，则这些存储器单元处于Er状态。擦除操作可以使用擦除-验证电压VvEr来提供Vth分布900。随后，当执行编程操作时，在一个或多个编程循环中存储器单元中的一些存储器单元保持在Er状态下，而其他存储器单元被编程为P状态。编程操作可以使用编程-验证电压VvP来提供Vth分布901。

在该示例中，存储器单元是SLC存储器单元，这些SLC存储器单元是在一个或两个编程循环中例如使用一个或两个编程电压或脉冲，诸如通过使用图10A的电压信号而被编程的。例如，假设在一个编程脉冲之后获得了Vth分布901。可以在第一编程脉冲之后执行验证测试以确保Vth>VvP；否则，可以施加第二编程脉冲。因此，与使用若干编程脉冲编程的MLC存储器单元相比，SLC存储器单元可被非常快速地编程。

图9B描绘了处于八种数据状态的一组MLC存储器单元的示例性Vth分布。在一种方法中，在编程操作开始时，存储器单元最初都处于擦除状态，如Vth分布910所示。在成功完成编程操作之后，被分配为Er状态的存储器单元由Vth分布910a表示，其中Vth分布由于编程干扰而上移。

分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG编程为A、B、C、D、E、F和G状态的存储器单元，分别由Vth分布911、912、913、914、915、916和917表示。验证电压用于存储器单元的编程验证测试。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可用于在读取操作中读取这些存储器单元的状态。这些验证电压和读取电压是选定字线电压的控制栅极读取电平的示例。

在擦除操作中，数据存储器单元从编程数据状态的Vth分布(例如，状态A-G)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可使用擦除验证电压VvEr。

图9C描绘了选择栅极晶体管的示例性Vth分布。如所述，例如，结合图11F，虚设NAND串可以通过将其SGD晶体管编程到比数据存储NAND串的SGD晶体管更高的Vth分布来创建。例如，在制造时，或者在存储器设备的寿命期间周期性地，可使用擦除电压VvEr来擦除SGD晶体管以实现Vth分布920。随后，可使用与图10A和图10B中的电压信号类似的电压信号对SGD晶体管进行编程。具体地，验证电压VvP1或VvP2可以用于分别在状态P1或P2下分别实现Vth分布921或922。较低Vth分布921用于虚设NAND串，并且较高Vth分布922用于数据存储NAND串。

假设子块包括虚设NAND串和数据存储NAND串，并且SGD晶体管的控制栅极被连接。P2状态的Vth(和VvP2)可以被设置为高于Vsgd_max，该Vsgd_max是在访问数据存储NAND串时施加的最高SGD电压。例如，Vsgd_max可以是在编程操作的预充电阶段期间施加的SGD电压(参见图15中的Vsg)或在读取操作期间施加的SGD电压(参见图16中的Vsg)。在一个示例中，Vsgd_max＝6V，并且VvP2＝6.5V-7V。在SGD Vth设置得足够高的情况下，虚设NAND串的SGD晶体管将在连接到公共位线的数据存储NAND串的整个编程或读取操作中保持在非导电状态，甚至在Vbl＝0V的情况下。相比之下，例如，在较低SGD Vth(例如，3V)的情况下，数据存储NAND串的SGD晶体管可以在通过施加Vbl＝0V而实现的导电状态与通过设置Vbl＝2.5V-3V而实现的非导电状态之间转换。当SGD晶体管的控制栅极电压(Vsg)大于Vth和漏极电压(例如，Vbl)的总和时，该SGD晶体管将是导电的。SGD晶体管的Vth不应过高，以免干扰相邻晶体管。

针对具有多个SGD晶体管的虚设NAND串，一个或多个SGD晶体管可设置有如上所述的高Vth。

图10A描绘了在针对SLC存储器单元的示例性编程操作中的一系列编程循环中使用的电压信号，该示例性编程操作导致了图9A的Vth分布。如所提及的，在一种方法中，SLC编程可为相对快的，因为其涉及一个或有时两个编程脉冲。在图10A和图10B中，水平轴线表示编程循环数量，并且垂直轴线表示电压。电压信号1050包括第一编程循环中的编程脉冲1051和编程-验证电压VvP 1052，以及第二最终编程循环中的编程脉冲1053和编程-验证电压VvP 1054。将电压信号施加到被选择用于编程的字线。与图10B的MLC编程相比，图10A的SLC编程的初始编程电压和步长大小可不同。

图10B描绘了在针对MLC存储器单元的示例性编程操作中的一系列编程循环中使用的电压信号，该示例性编程操作导致了图9B的Vth分布。在编程操作期间，对选定块中的选定字线执行编程循环。编程循环包括编程部分和之后的验证部分，在该编程部分中将编程电压或脉冲施加到选定字线，在该验证部分中将验证信号施加到选定字线，同时对相关联的存储器单元执行一个或多个验证测试(称为编程-验证测试)。除擦除状态之外，每个分配的状态均具有验证电压，该验证电压用于在编程操作中对该状态的验证测试。

电压信号1000包括被施加到被选择用于编程的字线的一系列编程电压，包括初始编程电压1001。在该示例中，电压信号包括在编程通过的一个或多个编程循环中使用固定或变化的步长在幅度上逐步增大的编程电压。这被称为增量步进脉冲编程，其中编程电压以初始电压(参见编程电压1001)开始，并且在每个连续编程循环中以步长增大，例如直到编程操作完成。当选定存储器单元的阈值电压达到分配数据状态的验证电压时，则成功完成操作。

编程操作可包括单个编程通过或多个编程通过，其中每个通过都使用例如增量步进脉冲编程。

基于正针对编程循环验证的分配数据状态，每个编程循环中的验证信号(包括示例验证信号1002)可包括一个或多个验证电压。随着编程操作的进行，验证测试可包含较低分配数据状态，然后是中等分配数据状态，再然后是较高分配数据状态。示例验证信号描绘了三个验证电压作为简化。还参见图15的验证阶段。

例如，在编程操作开始时，所有存储器单元最初可能都处于擦除状态。在编程操作完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vread(例如，8V-10V，也被称为通过电压或开启电压)施加到剩余(未选定)字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

通过八个数据状态或每个单元三位，可以存储三页数据。用于A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用VrA和VrE的读取电压读取存储器单元来确定下页的数据。还参见图21。可以通过使用VrB、VrD和VrF的读取电压读取存储器单元来确定中间页的数据。可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。

图11A描绘了用于使用相对高的访问速度访问第一组NAND串以及使用相对低的访问速度访问第二组NAND串的示例性过程。步骤1100包括使用相对高的访问速度访问连接到第一组位线的第一组NAND串，同时使第二组位线的电压浮置。相对高的访问速度是指在相对短的时间段内将位线电压从现有电压改变为所请求的电压。参见图14。步骤1101包括使用相对低的访问速度访问连接到第一组位线和第二组位线的第二组NAND串。第二组位线不连接到第一组NAND串，或者连接到第一组NAND串的SGD晶体管，但是这些SGD晶体管由于其高Vth而处于非导电状态，使得第二组位线不电连接到第一组NAND串的存储器单元。换句话讲，第二组位线不电连接到第一组NAND串的存储器单元的沟道。存储器设备中的两个点之间缺乏电连接是指该两个点之间缺乏导电路径。例如，访问可包括编程或读取操作。此外，各组NAND串可以任何顺序交替地、重复地或顺序地访问。

例如，在图12A中，第一组NAND串可包括BLK0中的NAND串700n、702n、704n、706n、708n、710n、712n和714n，并且第二组NAND串可以包括BLK1中的NAND串790-790p。第一组位线可包括BL0、BL2、BL4、BL6、BL8、BL10、BL12和BL12，例如偶数编号的位线，并且第二组位线可包括BL1、BL3、BL5、BL7、BL9、BL11、BL13和BL15，例如奇数编号的位线。步骤1100可以涉及在与访问第一组NAND串有关的偶数编号的位线上改变电压或以其他方式驱动电压，同时使奇数编号的NAND串上的电压浮置。步骤1101可涉及在与访问第二组NAND串有关的位线中的每一个上改变电压或以其他方式驱动电压。

图11B描绘了可实现图11A的过程的示例性编程操作。步骤1100开始针对选定子块的选定字线(WLsel)的编程操作。步骤1101基于编程数据为选定存储器单元设置锁存器。例如，锁存器可以指定分配给存储器单元的数据状态。如果数据状态为擦除状态，则锁存器指定存储器单元具有锁定状态并应被禁止编程。如果数据状态是编程状态，则锁存器指定存储器单元具有编程状态并应被编程。步骤1102开始针对WLsel的编程循环。步骤1103包括执行预充电阶段。参见图15的t0-t3处。步骤1104包括读取选定存储器单元的锁存器，例如以确定存储器单元是处于锁定状态还是编程状态。步骤1105包括执行编程阶段。参见图11C和图11D，以及图15的t3-t8处。步骤1106包括执行验证阶段。参见图11C和图11D，以及图15的t8-t16处。

步骤1107包括基于验证阶段中的验证测试的结果更新锁存器。例如，在步骤1106处，针对通过验证测试的存储器单元，可以将锁存器从编程状态更新为锁定状态。决定步骤1108确定是否存在下一个编程循环。如果许多存储器单元尚未完成编程，例如处于编程状态，则可以执行下一个编程循环。如果该决定步骤为真，则步骤1111包括使Vpgm步进，并且在步骤1102处下一个编程循环开始。如果决定步骤1108为假，则决定步骤1109确定是否存在要编程的下一个字线和/或子块。如果决定步骤1109为真，则在步骤1100处另一编程操作开始。如果决定步骤1109为假，则步骤1110表示编程操作的结束。

图11C描绘了使用相对高的访问速度的图11B的编程阶段和验证阶段的示例性具体实施。例如，这可以应用于连接到第一组位线的第一组NAND串中的SLC存储器单元。编程阶段包括步骤1120和1121，并且验证阶段包括步骤1122-1124。对于第一组位线，步骤1120包括针对具有锁定状态的存储器单元将Vbl增大到禁止电压(例如，2V)(例如，通过为该电压增大分配第一时间段，诸如图15中的t2-t3)，以及针对具有编程状态的存储器单元设置Vbl＝0V。并发地，该步骤包括使第二组位线的电压浮置。这减小了位线间电容。步骤1121包括在第一时间段之后，将WLsel上的电压增大到Vpgm，以及将未选定字线上的电压增大到Vpass。

随后，可将字线和第一组位线上的电压减小回初始电压，例如，0V。参见图15的t8处。接下来验证阶段发生。步骤1122包括将WLsel上的电压设置为验证电压(例如，图15中的VvE、VvF或VvG)，以及将未选定WL上的电压设置为Vread。步骤1123包括将第一组位线和第二组位线的电压增大到BL_sense，如先前结合图2所讨论(例如，通过为该增大分配第一时间段，诸如图15中的t9-t10)。如所提及的，当感测第一组NAND串时，可以通过以相同的电压驱动第一组位线和第二组位线来减小位线间电容，而第二组位线与相应的NAND串的存储器单元沟道断开连接。步骤1124包括针对每个验证电压，感测第一组NAND串中的WLsel上的选定存储器单元的导电状态。

在步骤1120和1123中，第一时间段可相同或不同。一般来讲，当使用相对高的访问速度时，针对Vbl的给定变化(例如，增大或减小)，可分配给定第一时间段。第一时间段可与Vbl的变化成比例地分配。

图11D描绘了使用相对低的访问速度的图11B的编程阶段和验证阶段的示例性具体实施。例如，这可以应用于连接到第一组位线和第二组位线的第二组NAND串中的MLC存储器单元。编程阶段包括步骤1130和1131，并且验证阶段包括步骤1132-1134。对于第一组位线和第二组位线，步骤1130包括针对具有锁定状态的存储器单元将Vbl增大到编程禁止电压(例如，通过为该电压增大分配第二时间段，诸如图15中的t2-t3)，以及针对具有编程状态的存储器单元设置Vbl＝0V。由于在访问第二组NAND串时位线的较大RC时间常数，所以第二时间段可以大于图11C中的第一时间段。步骤1131包括在第二时间段之后，将WLsel上的电压增大到Vpgm，以及将未选定字线上的电压增大到Vpass。

随后，可将字线和第一组位线上的电压减小回初始电压。参见图15的t8处。接下来验证阶段发生。步骤1132包括将WLsel上的电压设置为验证电压，以及将未选定WL上的电压设置为Vread。步骤1133将第一组位线和第二组位线的电压增大到BL_sense(例如，通过为该增大分配第二时间段，诸如图15中的t9-t10)。步骤1134包括针对每个验证电压，感测第二组NAND串中的WLsel上的选定存储器单元的导电状态。

在步骤1130和1133中，第二时间段可相同或不同。当使用相对低的访问速度时，针对Vbl的给定变化(例如，增大或减小)，可分配给定第二时间段。第二时间段可与Vbl的变化成比例地分配。

图11E描绘了可实现图11A的过程的示例性读取操作。读取操作在步骤1140处开始。步骤1141包括将WLsel上的电压设置为读取电压，以及将未选定WL上的电压设置为Vread。参见图16中的示例性读取电压VrA和VrE。步骤1142包括设置感测电路的电压。例如，感测电路可包括被充电至指定电压的感测节点。参见图2。随后，可以分别进行步骤1143a和1144a或1143b和1144b，以实现相对高或相对低的访问速度的读取操作。步骤1143a包括将第一组位线和第二组位线的电压增大到BL_sense(例如，通过为该增大分配第一时间段，诸如图16中的t2-t3)。步骤1144a涉及读取第一组NAND串。该步骤包括，针对每个读取电压，感测第一组NAND串中的选定存储器单元的导电状态。

步骤1143b包括将第一组位线和第二组位线的电压增大到BL_sense(例如，通过为该增大分配第二时间段，诸如图16中的t2-t3)。步骤1144b涉及读取第二组NAND串。该步骤包括，针对每个读取电压，感测第二组NAND串中的选定存储器单元的导电状态。

步骤1145包括将读取结果存储在锁存器中。例如，可以针对每个读取电压存储单个位，以指示当施加该读取电压时存储器单元是处于导电状态还是非导电状态。在步骤1146处完成读取操作。

另一种方法是在读取连接到第一组位线的第一组NAND串时针对第二组位线的电压提供电压突跳(voltage kick)。这可有助于耦合第一组位线的电压以减少斜升时间。参见图16的曲线1680a。还可以针对第一组位线的电压提供电压突跳。

图11F描绘了针对与图9C一致的SGD晶体管的示例性编程操作。如所提及的，可以可逆地创建虚设NAND串，其中通过向虚设NAND串的SGD晶体管提供足够高的Vth以将SGD晶体管保持在非导电状态，存储器单元的沟道与相应的位线断开电连接。数据存储NAND串的SGD晶体管具有较低Vth，这允许SGD晶体管在导电状态(当数据存储NAND串被选择用于编程或读取时)与非导电状态(当数据存储NAND串未被选择用于编程或读取时)之间转换。步骤1150包括使用较低验证电压(VvP1)对第一组NAND串(其连接到第一组位线)中的SGD晶体管进行编程，并且步骤1151包括使用较高验证电压(VvP2)对与第一组NAND串交织(并且连接到第二组位线)的虚设NAND串中的SGD晶体管进行编程，其中VvP2>VvP1。如所提及的，可使用增量步进脉冲编程过程，诸如在图10A或图10B中。

图12A描绘了在用于以高访问速度块和低访问速度块实现图11A的过程的存储器设备的示例性配置中图4的一组块BLK0-BLK3的顶视图，该一组块包括NAND串及其到位线的连接。NAND串由圆形表示。多个块被布置在平面中，并且每个块包括子块。BLK0、BLK1、BLK2和BLK3分别包括子块SB0-SB3、SB4-SB7、SB8-SB11和SB12-SB15。另外，行解码器与每个块相关联。行解码器在块的左手侧与右手侧之间交替，以允许为行解码器的布局提供额外空间。在另一个选项中，行解码器全部在块的同一侧上。行解码器124a-124d分别与块BLK0-BLK3相关联。行解码器连接到由正方形表示的示例性触点。

在该简化示例中，每个子块包括十六个NAND串。类似地，存在由不同块共享的十六个位线BL0-BL15。位线连接到列解码器132，如结合图1所讨论。列解码器分别从位线驱动器440和440a接收VBL_sel和VBL_unsel，并且可将这些电压路由到感测电路集合99中的感测电路60-75。每个感测电路继而可基于标志将位线电压中的一个路由到相应的位线，如结合图2所讨论的。路径132a在列解码器与感测电路之间延伸，并且路径118在列解码器与控制器122之间延伸(图1)。

在一个示例中，BLK0(一个块)用于相对高的访问速度的SLC存储器单元，并且BLK1-BLK3(另一个块)用于相对低的访问速度的MLC存储器单元。在这种情况下，第二块(BLK1-BLK3)中的每个存储器单元存储的位数(存储密度)大于第一块(BLK0)中的每个存储器单元存储的位数。一个或多个高访问速度块可以最靠近列解码器132，以使位线上的电压变化期间的RC延迟最小化。例如，可选择BLK0用于相对高的访问速度，因为该BLK0是最靠近列解码器并且因此最靠近位线驱动器的块。BLK0位于距列解码器距离d1(或距离范围d1-d2)处，BLK1位于距列解码器更大距离d3>d1(或距离范围d3-d4)处。这些距离是沿表示距列解码器的距离的垂直轴线进行标记。

在BLK0中每隔一个存储器单元存储一个位的情况下，有效存储密度是每个存储器单元二分之一位。

在一个选项中，可以基于块距读/写电路的距离来为改变位线电压分配不同的时间段，其中当距离较小时，分配较短的时间。

此外，高访问速度块可用作较低速块的高速缓存。参见图12B。例如，在针对较低速块的编程操作中，可最初将数据编程到充当高速缓存的较高速块，然后传输到较低速块。也可以最初将数据编程到块的较高速部分，诸如一个子块，然后传输到该块的较低速部分，诸如另一个子块。这些方法通过以下方式允许外部控制器实现相对高的访问速度：对具有高访问速度的存储器单元进行编程和读取，然后在随后数据在块内内部地移动或在块之间移动到具有较低访问速度的存储器单元的同时将其注意力转移到其他任务。

示例性NAND串700n-715n设置在高访问速度块BLK0中的SB0中，与图8一致。示例性NAND串790-790p设置在低访问速度块BLK1中的SB4中。白圆圈表示数据存储NAND串，并且阴影圆表示虚设NAND串。例如，SB0包括数据存储NAND串(例如，非虚设NAND串、有效NAND串或有资格存储数据的NAND串)700n、702n、704n、706n、708n、710n、712n和714n，以及虚设NAND串701n、703n、705n、707n、709n、711n、713n和715n。数据存储NAND串与虚设NAND串交织，其中一个虚设NAND串位于一对相邻数据存储NAND串之间。换句话讲，第一组NAND串700n、702n、704n、706n、708n、710n、712n和714n中的NAND串与虚设NAND串701n、703n、705n、707n、709n、711n、713n和715n交织。

在另一个选项中，在一对相邻数据存储NAND串之间存在多于一个虚设NAND串。另外，子块中的NAND串被示出为在x方向上对准，其中一个位线直接在NAND串的顶部上方延伸，但其他布置也是可能的。例如，子块中的NAND串可以交错以提供更密集的布局。

BLK0的子块均匀地配置有与虚设NAND串交替的数据存储NAND串。BLK1-BLK2的子块也均匀地配置有连续数据存储NAND串并且没有虚设NAND串。

在该示例中，如结合图11A所提及的，第一组位线可包括BL0、BL2、BL4、BL6、BL8、BL10、BL12和BL12，例如偶数编号的位线，并且第二组位线可包括BL1、BL3、BL5、BL7、BL9、BL11、BL13和BL15，例如奇数编号的位线。第一组位线连接到每个块和子块中的数据存储NAND串。第二组位线连接到BLK1-LK3中而不是BLK0中的数据存储NAND串。相反，第二组位线连接到BLK0中的虚设NAND串。第二组位线在BLK1-BLK3中的任一者被选择时是有效的，并且在BLK0被选择时是无效的。当BLK0-BLK3中的任一者被选择时，第一组位线是有效的。

图12B描绘了与图12A一致的示例性架构。图12A的方法允许一个芯片上的存储器设备提供高访问速度和低访问速度。计算系统通常受到其存储器的访问速度而不是CPU速度的限制。一种方法是在一个芯片上提供专用高速缓存(诸如存储级存储器或SLC快速高速缓存)，以供另一个芯片上的较低速存储器使用。然而，由于芯片之间的互连和相关联的RC延迟，这会导致性能损失和成本损失。另外，制造过程更加复杂。相反，如本文所述，通过将芯片上的存储器单元的一部分用作高访问速度高速缓存，而另一部分用于长期存储，可降低成本，同时实现竞争性高速缓存速度和紧凑架构。

示例性架构将CPU和存储器设备组合在四个单元1230a-1230d中，以允许在这些存储器设备之间进行数据传输。

具体地，在单元1230a中，CPU 1230可设置有高访问速度高速缓存，诸如L1、L2或L3高速缓存1231。例如，CPU可为图1的片外控制器122中的处理器122c。存储器1232表示在公共芯片上的图12A的一组块，而高速缓存1233表示块的提供高访问速度的部分。例如，这可以是具有连接的字线的一个或多个高访问速度SLC块，或具有在连接的字线上的SLC存储器单元的块的部分。例如，存储器的剩余部分可包括具有断开连接的字线的较低速MLC块，或具有在断开连接的字线上的MLC存储器单元的块的部分。

类似地，单元1230b包括具有L1、L2或L3高速缓存1237的CPU1236和具有高速缓存1235的存储器1234，单元1230c包括具有L1、L2或L3高速缓存1239的CPU 1238和具有高速缓存1241的存储器1240，并且单元1230d包括具有L1、L2或L3高速缓存1245的CPU 1244和具有高速缓存1243的存储器1242。存储器设备1232、1234、1240和1242可彼此通信以传输数据。

图12C描绘了示例性以计算为中心的架构。该方法包括在一个芯片上的存储器和在另一个芯片上的CPU，以及在它们之间的DRAM。CPU包括L1、L2或L3高速缓存。如所提及的，该方法由于高速缓存和存储器在不同芯片上而具有间接成本。具体地，单元1260a包括CPU1262(具有L1、L2或L3高速缓存1263)、存储器1260，以及在CPU与存储器之间的DRAM1261。单元1260b包括CPU 1264(具有L1、L2或L3高速缓存1265)、存储器1267，以及在CPU与存储器之间的DRAM 1266。单元1260c包括CPU1272(具有L1、L2或L3高速缓存1273)、存储器1270，以及在CPU与存储器之间的DRAM 1271。单元1260d包括CPU 1274(具有L1、L2或L3高速缓存1275)、存储器1277，以及在CPU与存储器之间的DRAM 1276。CPU1262、1264、1272和1274可彼此通信。

图12D描绘了示例性以存储器为中心的架构。该方法包括在一个芯片上的存储器和在另一个芯片上的CPU，以及在它们之间的高速缓存。由于CPU高速缓存和存储器在不同芯片上，所以该方法还具有间接成本。单元1280a包括CPU 1280(具有L1、L2或L3高速缓存1281)、存储器1283，以及在CPU与存储器之间的高速缓存1282。单元1280b包括CPU 1286(具有L1、L2或L3高速缓存1287)、存储器1284，以及在CPU与存储器之间的高速缓存1285。单元1280c包括CPU 1288(具有L1、L2或L3高速缓存1289)、存储器1291，以及在CPU与存储器之间的高速缓存1290。单元1280d包括CPU 1294(具有L1、L2或L3高速缓存1295)、存储器1292，以及在CPU与存储器之间的高速缓存1293。存储器设备1283、1284、1291和1292可彼此通信以传输数据。

图12E描绘了在用于以高访问速度子块和低访问速度子块实现图11A的过程的存储器设备的示例性配置中块BLK0的顶视图。BLK0的区域1250包括SB0作为高访问速度子块，并且BLK0的区域1251包括SB1-SB3作为低访问速度子块。

图12F描绘了在用于以由绝缘区分开的数据存储NAND串700n、702n、704n、706n、708n、710n、712n、714n、716n和718n而不是虚设NAND串实现图11A的过程的存储器设备的示例性配置中块BLK0的顶视图。如所提及的，可以通过提供绝缘区(诸如示例性绝缘区1252)代替虚设NAND串来修改存储器设备的制造过程。例如，可以针对BLK0修改用于蚀刻存储器孔的掩模，以在BLK0的每个子块中的NAND串之间提供更宽的间距sp2。另一种选项是在一个子块中提供绝缘区代替虚设NAND串，并且在另一个子块中提供虚设NAND串。

图13描绘了与图8、图12A、图12E和图12F一致的示例性位线BL0-BL2，示出了相邻位线之间如何存在电容(Cap.)。电容的量值取决于诸如位线之间的间距、位线的材料以及长度和宽度以及位线上的电压信号的因素。在该示例中，一根位线(诸如BL1)的电压的期望变化可以通过BL1相对于其两个相邻位线BL0和BL2的电容来减慢。一般来讲，相邻位线上的不同电压的存在可以引起位线之间的位移电流，这导致位线上的电压稳定在期望电平所需的时间更长。这在管芯的大小由于位线的长度增大而变得更大时尤其如此。

在一些情况下，三个相邻位线可接收相同的电压信号，诸如当Vbl从0V增大到2V以在编程脉冲期间禁止NAND串的编程。在这种情况下，位线间电容为相对低的。在另一个示例中，Vbl在BL1上从0V增大到2V，但是针对BL0和BL2保持在0V，诸如当BL0和BL2连接到选定NAND串时，这些选定NAND串在编程脉冲期间不被禁止。在这种情况下，位线间电容为相对高的。另一个示例是当一个相邻位线接收与BL1相同的电压信号但另一个相邻位线接收与BL1不同的电压信号时。在该情况下，位线间电容是适度的。

一般来讲，当一组相邻NAND串被编程时，必须基于最差情况场景(例如，最差情况的位线间电容)来设置为使位线电压改变而分配的时间。本文提供的技术可以通过在编程期间使每隔一个位线浮置来减小最差情况的位线间电容。浮置位线呈现出对电压改变的有效位线的最小电容。该方法确保电压浮置在有效位线的两个相邻位线上。此外，在感测期间，通过将每隔一个位线(虚设位线)与相应的NAND串的存储器单元沟道断开电连接，这避免了这些虚设位线的数据状态依赖性位线充电时间和从位线到沟道的电流汲取。这也减小了位线间电容。

图14描绘了电压对时间的曲线，示出了相对快的增大和相对慢的增大。在t0处，控制器命令电压驱动器将其输出从0V改变为所请求的电压Vreq。当电压驱动器连接到位线时，改变电压的时间受到该位线的RC时间常数的影响。在一个示例(曲线1400)中，在时间段ths(hs＝高速度)中，增大相对快速地发生。在另一个示例(曲线1401)中，在时间段tls(ls＝低速度)中，增大相对缓慢地发生。时间段ths和tls可表示图15中的时间段t2-t3或t9-t10，其中Vbl例如从0V增大到2V。在编程操作期间，电压定时电路117(图1)可以基于知道电压是否浮置在相邻位线上来分配用于改变位线电压的时间。如果电压浮置在相邻位线上，则可以分配更短的访问时间(例如，ths)。如果电压不浮置，则可分配更长的访问时间(例如，tls)。例如，可针对在编程或读取操作期间发生的电压信号的各种变化来设置所分配的时间段。参见例如图15和图16。针对存储器单元的高速访问或低速访问，可以为电压信号的相同变化设置不同的分配时间段。

类似地，在可以作为编程操作的验证测试或作为单独的读取操作发生的感测操作期间，当每隔一个位线用于感测时而不是当使用每个位线时，电压定时电路117可以分配更短的时间来对位线电压充电。

通过分配相对短的时间段以改变字线上的电压来获得相对高的访问速度，而通过分配相对长的时间段以改变字线上的电压(例如，改变相同的量)来获得相对低的访问速度。

图15描绘了可在与图11B一致的编程操作的编程循环中使用的电压信号的示例。在图15和图16中，垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t16。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1587(t0-t3)、编程阶段1588(t3-t9)和验证阶段1589(t9-t16)。还描绘了信号的示例性电压。电压信号1500表示VWLn(即选定字线的电压)，电压信号1510表示Vwl_unsel(即剩余未选定字线的电压)，电压信号1530表示选择栅极电压(例如，Vsgd和/或Vsgs)，并且电压信号1540表示Vbl(即位线电压)。

电压信号1500由例如以下曲线表示：初始值(诸如0V)处的曲线1501、表示WLn从初始值到中间值(例如，Vpass)的第一步进增大的曲线1502、其中WLn保持在Vpass处的曲线1503、表示从Vpass到Vpgm的第二步进增大的曲线1504、表示在Vpgm处的保持时段的曲线1505、表示从Vpgm到初始值的减小的曲线1506，以及表示验证电压VvE、VvF和VvG的曲线1507。

在编程操作期间，被分配用于VWLsel的电压增大的示例性时间段是t3-t4(从初始电压增大到Vpass)、t6-t7(从Vpass增大到Vpgm)、t10-t11(从初始电压增大到VvE)、t12-t13(从VvE增大到VvF)，以及t14-t15(从VvF增大到VvG)。

电压信号1510由以下曲线表示：初始值(诸如0V)处的曲线1511、表示Vwl_unsel从初始值到通过值(例如，Vpass)的增大的曲线1512，以及其中Vwl_unsel从t3到t4保持在Vpass的曲线1513。

在对选定选择栅极晶体管和未选定选择栅极晶体管进行预充电期间，电压信号1530由曲线1531表示。选定选择栅极(SG)晶体管位于选定子块(被选择用于编程的子块)中，并且未选定SG晶体管位于未选定子块(未被选择用于编程的子块)中。随后，具有Vsg_sel＝2.5V的曲线1532表示选定SG晶体管的电压，并且具有Vsg_unsel＝2.5V的曲线1533表示未选定SG晶体管的电压。

在一种方法中，在有效位线(例如，分别连接到选定子块中的选定NAND串和未选定NAND串的选定位线和未选定位线)的预充电期间，电压信号1540由描绘电压Vbl_active＝2V的曲线1541表示。随后，曲线1542描绘了Vbl_unsel＝2V(未选定位线上的电压)，并且曲线1543描绘了Vbl_sel＝0V(选定位线上的电压)。如果适用，则可使虚设位线上的电压浮置并且将倾向于遵循相邻有效位线的电压。被分配用于改变Vbl的示例性时间段包括t2-t3和t9-t10，其中Vbl可从0V增大到Vbl_unsel。该时间段可以是当电压浮置在每隔一个位线上时的相对短的第一时间段，或者是当电压在每个位线上被驱动时的相对长的第二时间段。可分别针对高访问速度或低访问速度设置为更短或更长的另一时间段是从Vbl的增大开始(在t2处)到VWLsel或Vwl_unsel的增大开始(在t3处)的时间段。可分别针对高访问速度或低访问速度设置为更短或更长的另一时间段是从Vbl的增大开始(在t9处)到感测操作开始(在t11处)(例如当位线充电发生时)的时间段。

在预充电阶段，向串的沟道的漏极侧提供正Vbl_active(曲线1541)以移除残留电子并提供少量的升压(诸如1V-2V)。此时，选定子块和未选定子块的SGD晶体管处于导电状态，例如电压为6V。这允许位线电压传输到漏极端沟道。此时，选定子块和未选定子块的SGS晶体管也可以处于导电状态，例如电压为6V(曲线1531)以允许源极线电压(Vsl)传递到沟道的源极端。

在编程阶段中，VWLn和Vwl_unsel斜升，例如从t2开始，以提供未选定NAND串的沟道的电容耦合。然后，在t6-t7处，VWLn进一步斜升到Vpgm的峰值编程脉冲电平并保持在Vpgm直到t8。在编程脉冲之后，在t8处VWLn斜降到Vss(0V)。随后，在验证阶段，通过在WLn上施加一个或多个控制栅极读取电压(曲线1507)，并且针对每个读取电压，感测选定子块的选定NAND串中的存储器单元的导电状态，来执行一个或多个验证测试。

在编程阶段和验证阶段期间，针对选定子块(曲线1532)和未选定子块(曲线1533)，Vsg_sel可以分别被设置为例如2.5V和0V。在编程脉冲期间，在Vbl＝0V(曲线1543)的情况下，Vsg_sel足够高以为选定NAND串提供处于导电状态的SG_sel晶体管。然而，它是足够低的，使得通过为这些串设置高Vbl，SG_sel晶体管可以对于未选定NAND串设置在非导通状态。在编程阶段和验证阶段期间，针对未选定NAND串，Vbl_unsel可以保持高达2V(曲线1542)。在验证阶段期间可以增大Vbl_sel，作为位线充电的感测过程的一部分。

在验证阶段期间，SGD晶体管处于强导电状态以允许对选定存储器单元进行感测。因此，对于选定NAND串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导通状态。Vsg_未选定降低到诸如0V的降低电平，这为未选定子块中的串提供处于非导通状态的SG_未选定晶体管。在验证阶段之后，在t16处，Vbl减小到0V，使得SGD晶体管截止并且沟道区具有浮动电压。

图14和图15中的时间线和点表示高访问速度情况和低访问速度情况两者。在图14和图15中，分别在t3和t2之后，高访问速度情况的时间点的值将低于低访问速度情况的时间点的值。

图16描绘了可在与图11E一致的读取操作中使用的电压信号的示例。曲线1650表示VWLsel。在该示例中，在使用具有八种数据状态的MLC存储器单元的配置中，读取操作包括用于读取下页数据的两个读取电压VrA和VrE。电压在t2处从诸如0V的初始电压增大到VrA，并且在t6处从VrA增大到VrE。

曲线1660表示未选定字线上的电压Vwl_unsel。Vwl_unsel在t2处从初始电压增大到Vpass，保持在Vpass直到t10，然后减小回初始电压。

曲线1670表示SGD晶体管和SGS晶体管上的电压Vsg。参见用于选定子块的曲线1671，Vsg在t2处从初始电压增大到导通电平(诸如6V)，保持在该电平直到t10，然后减小回到初始电压。Vsg足够高以提供处于强导电状态的SGD晶体管和SGS晶体管，以允许感测发生。针对未选定子块，曲线1672示出可以将Vsg设置至0V以将SGD晶体管和SGS晶体管保持在非导电状态下，使得它们不干扰选定子块的感测。

曲线1680表示Vbl，即位线电压。Vbl在t2处从初始电压增大到正电压(诸如2V)，保持在该电平直到t10，然后减小回到初始电压。在一种方法中，可以将公共电压信号施加在虚设位线和有效位线上。被分配用于改变Vbl的示例性时间段包括t2-t3，其中Vbl在被其充电时可从0V增大到2V以例如准备用于感测，或增大到用于感测的其他合适的电平。该时间段可以是当读取存储器设备的相对高的访问速度部分时相对短的第一时间段，或者当读取存储器设备的相对低的访问速度部分时相对长的第二时间段。例如，对于高访问速度或低访问速度可分别设置为更短或更长的时间段的另一个示例是从Vbl的增大开始(在t2处)到感测操作开始(在t4处)的时间段。

曲线1680a示出了Vbl随电压突跳而增大的选项，如结合图11E所提及的。具有突跳的电压信号是指例如暂时从起始电压增大到峰值电压然后略微减小到最终电压的电压信号。电压驱动器的请求输出被设置为峰值电压，然后被设置为最终电压以使电压比电压驱动器的请求输出直接从起始电压改变至最终电压更快地从起始电压增大到最终电压。峰值电压可例如比最终电压高至多10％-30％。电压信号具有高于所需最终电压的过冲。在一种方法中，Vbl可增大到峰值2.2V，然后减小到最终电压2V，从而表示20％的过冲。曲线1680b示出了在没有电压突跳的情况下Vbl增大的选项。

一般来讲，在感测第一组NAND串期间，位线驱动器可被配置为在没有电压突跳的情况下驱动第一组位线，同时用电压突跳驱动第二组位线，其中第一组位线连接到数据存储NAND串，并且第二组位线连接到虚设NAND串。还可以用电压突跳来驱动第一组位线。

曲线1680表示Vsense，即感测电路的感测节点中的电压。在t2处，Vsense从初始电压增大到正电压，诸如2V。在t4处，当施加VrA时，允许感测节点与位线通信。确定感测节点中的衰减量以评估存储器单元是处于导电状态还是非导电状态。如果存储器单元具有VrA>Vth并且因此处于导电状态，则曲线1693示出感测节点电压将在感测时间t5处衰减到低于跳脱电压Vtrip。如果存储器单元具有VrA≤Vth并且因此处于非导电状态，则曲线1691示出感测节点电压将不会在感测时间t5处显著衰减。

类似地，在t8处，当施加VrE时，允许感测节点与位线通信。如果存储器单元具有VrE>Vth并且因此处于导电状态，则曲线1694示出感测节点电压将在感测时间t9处衰减到低于跳脱电压Vtrip。如果存储器单元具有VrE≤Vth并且因此处于非导电状态，则曲线1692示出感测节点电压将不会在感测时间t5处显著衰减。

SLC存储器单元的感测可以类似地进行，不同的是VWLsel被设置为单个读取电压Vr(图9A)。

在一个具体实施中，一种装置包括：第一组NAND串(700n,702n,704n,706n,708n,710n,712n和714n)；第二组NAND串(790-790p)；第一组位线(BL0,BL2,BL4,BL6,BL8,BL10,BL12和BL12)，所述第一组位线与第二组位线(BL1,BL3,BL5,BL7,BL9,BL11,BL13和BL15)交织；和位线驱动器(440,440a,440b)，这些位线驱动器被配置为在该第二组NAND串的编程期间驱动该第一组位线和该第二组位线，并且在该第一组NAND串的编程期间驱动该第一组位线并使该第二组位线浮置。

在另一个具体实施中，一种方法包括：在包括连接到第一位线(BL0)的未选定NAND串(700n)的第一子块(SB0)的编程期间：将第一位线上的电压增大到禁止电压，同时使与第一位线相邻的位线(BL1)上的电压浮置，并且在开始将第一位线上的电压增大到禁止电压以来已经过第一时间段(ths)之后，将选定字线(VWLsel)上的电压增大到编程电压(例如，在图15中的t3处开始)；以及在包括连接到第一位线的未选定NAND串(710z)的第二子块(SB1)的编程期间：将第一位线上的电压增大到禁止电压，同时驱动与第一位线相邻的位线上的电压，并且在开始将第一位线上的电压增大到禁止电压以来已经过大于第一时间段的第二时间段(tls)之后，将选定字线上的电压增大到编程电压(例如，在图15中的t3处开始)。

在另一个具体实施中，一种装置包括：第一块(BLK0)中的NAND串(700n,702n,704n,706n,708n,710n,712n和714n)；第二块(BLK1)中的NAND串(790-790p)；第一组位线(BL0,BL2,BL4,BL6,BL8,BL10,BL12和BL12)，该第一组位线与第二组位线(BL1,BL3,BL5,BL7,BL9,BL11,BL13和BL15)交织，该第一组位线连接到该第一块中的NAND串和该第二块中的NAND串，并且该第二组位线与该第一块中的NAND串断开连接并且连接到该第二块中的NAND串；用于在该第一块中的NAND串的编程期间驱动该第一组位线并使该第二组位线浮置的装置(440,440a)；和用于在该第二块中的NAND串的编程期间驱动该第一组位线和该第二组位线的装置(440,440a)。

用于驱动第一组位线并使第二组位线浮置的装置，以及用于驱动第一组位线和第二组位线的装置，可以包括图1至图3的控制器122、控制电路110、包括电压定时电路117的功率控制模块116、包括列解码器132以及位线电压驱动器440和440a的读/写电路128，以及BL选择器173，或其他逻辑硬件，和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

在另一个具体实施中，一种装置包括：一组NAND串，该一组NAND串在堆叠中竖直延伸，该一组NAND串包括有资格存储数据的NAND串(700n)和没有资格存储数据的NAND串(710z)，该有资格存储数据的NAND串包括沿沟道(700a)布置的存储器单元(704-713)，并且该没有资格存储数据的NAND串包括沿沟道(710a)布置的存储器单元(724-733)；和位线(BL0)，该位线水平地并且直接在该有资格存储数据的NAND串和该没有资格存储数据的NAND串上方延伸，该位线电连接到该有资格存储数据的NAND串的沟道，并且与该没有资格存储数据的NAND串的沟道断开电连接。

在另一个具体实施中，一种系统包括：控制器(110,122)；和存储器管芯(108)，该存储器管芯连接到该控制器。该存储器管芯包括：第一组，该第一组包括多组连接的存储器单元(700n,702n,704n,706n,708n,710n,712n和714n)；第二组，该第二组包括多组连接的存储器单元(790-790p)；第一组位线(BL0,BL2,BL4,BL6,BL8,BL10,BL12和BL12)，所述第一组位线与第二组位线(BL1,BL3,BL5,BL7,BL9,BL11,BL13和BL15)交织；和位线驱动器(440,440a)，该位线驱动器被配置为响应于涉及第二组的编程命令，驱动第二组位线中的位线，并且响应于涉及第一组的编程命令，使第二组位线中的该位线浮置并且驱动第一组位线中的位线。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。