阅读说明：本技术 双生存储器单元互连结构 (Twin memory cell interconnect structure ) 是由 F·拉罗萨 S·尼埃尔 A·雷尼耶 于 2015-11-26 设计创作，主要内容包括：本发明涉及双生存储器单元互连结构。一种非易失性存储器(MEM1)包括存储器单元(C1,j)的行和列,存储器单元的列包括成对的双生存储器单元(C1,j、C2,j1),双生存储器单元包括共用的选择栅极(CSG1,2)。根据本发明,存储器单元的每列设置有两个位线(B1,j、B2,j+1)。相同列的相邻的双生存储器单元没有连接到相同的位线,而相同列的非双生存储器单元连接到相同的位线。(The invention relates to a twin memory cell interconnect structure. A non-volatile memory (MEM1) includes rows and columns of memory cells (C1, j), the columns of memory cells including pairs of twin memory cells (C1, j, C2, j1), the twin memory cells including a common select gate (CSG1, 2). According to the invention, each column of memory cells is provided with two bit lines (B1, j, B2, j + 1). Adjacent twin memory cells of the same column are not connected to the same bit line, while non-twin memory cells of the same column are connected to the same bit line.)

双生存储器单元互连结构

本申请是申请日为2015年11月26日、申请号为201510846047.4、发明名称为“双生存储器单元互连结构”的中国发明专利申请的分案申请。

技术领域

本发明涉及存储器，并且更特别地涉及双生存储器单元互连结构。

背景技术

图1表示了包括在美国专利申请20130228846中描述的类型的存储器单元M_i，j、M_i，j+1、M_i-1，j、M_i-1，j+1的存储器平面(plane)结构MA0。排(rank)‘i’的存储器单元M_i，j、M_i，j+1属于存储器平面的物理页PG_i并被连接到字线WL_i-1，i和栅极控制线CGL_i。排‘i-1’的存储器单元M_i-1，j、M_i-1，j+1属于存储器平面的排‘i-1’的物理页PG_i-1并被连接到字线WL_i-1，i和栅极控制线CGL_i-1。排‘j’的存储器单元M_i，j、M_i-1，j可经由位线B_j读写访问，并且排‘j-1’的存储器单元M_i，j+1、M_i-1，j+1可经由位线B_j+1读写访问。

每个存储器单元包括浮置栅极晶体管(FG)，分别为T_i，j、T_i，j+1、T_i-1，j、T_i-1j+1。晶体管T_i，j、T_i-1，j的漏极(D)区域被连接到位线B_j并且晶体管T_i，j+1、T_i-1，j+1的漏极端子被连接到位线B_j+1。晶体管T_i，j、T_i，j+1的控制栅极CG被连接到栅极控制线CGL_i并且浮置栅极晶体管T_i-1，j、T_i-1，j+1的控制栅极CG被连接到栅极控制线CGL_i-1。

每个浮置栅极晶体管具有经由选择晶体管ST连接到源极线的它的源极(S)端子。存储器单元M_i，j和M_i-1，j的选择晶体管ST具有共用的选择栅极CSG并且两个存储器单元相应地被称为‘双生’。类似地，存储器单元M_i，j+1和M_i-1，j+1为双生存储器单元并且它们的选择晶体管ST具有共用的选择栅极CSG。每个选择栅极CGS是掩埋在存储器平面MA0被嵌入其中的衬底中的竖直栅极，源极线SL同样是被掩埋的。双生存储器单元的这些共用的选择栅极CSG被连接到字线WL_i-1，i。

这样的存储器单元可以经由沟道被擦除或被编程，即通过将衬底置于正擦除或负编程电压，通过Fowler-Nordheim效应引起从它们的浮置栅极提取电荷或向它们的浮置栅极注入电荷。更具体地，擦除存储器单元通过将施加到衬底的正电压与施加到其浮置栅极晶体管的控制栅极的负电压组合来实施，而双生存储器单元的浮置栅极晶体管的控制栅极接收正擦除抑制电压用于阻止其被同时擦除。类似地，对存储器单元编程可以通过将施加到有关位线和衬底的负电压与施加到它的浮置栅极晶体管的控制栅极的正电压组合来执行，而双生存储器单元的浮置栅极晶体管的控制栅极接收负编程抑制电压用于阻止其被同时编程。也可以通过热电子注入，通过引起电流在位线中流动来对存储器单元进行编程。

最后，存储器单元通过向它的浮置栅极晶体管的控制栅极CG施加正电压并且向对应的位线施加正电压来被读取，而被连接到相同位线的双生存储器单元在它的控制栅极上接收负读取抑制电压，用于阻止其被同时读取(前述申请的图9)。

因此，该包括了双生存储器单元的常规存储器平面结构需要提供能够将正读取电压施加到需要被读取的存储器单元的同时将负电压读取抑制电压施加到它的双生存储器单元的字线解码器。

发明内容

可以希望对该存储器平面结构和双生存储器单元做出改进，使得其可以在不将负读取抑制电压施加到双生存储器单元的情况下读取存储器单元。

本发明的实施例涉及一种在半导体衬底上的非易失性存储器，包括存储器单元的行和列，存储器单元的列包括成对的双生存储器单元，每个双生存储器单元包括浮置栅极晶体管和选择晶体管，所述选择晶体管包括与双生存储器单元的选择晶体管共用的选择栅极；位线，每个位线连接到相同列的存储器单元的浮置栅极晶体管的导电端子；栅极控制线，横向于所述位线，连接到相同行的浮置栅极晶体管的控制栅极；以及，存储器单元的每列两个位线，并且其中相同列的两个相邻的双生存储器单元没有连接到相同的位线，而相同列的两个相邻的非双生存储器单元连接到相同的位线。

根据一个实施例，针对存储器单元的两个相邻列，存储器包括：三个位线，被布置并被叠加在存储器单元的第一列上方并且在三个不同的互连层级上；以及第四位线，被布置在存储器单元的第二列上方。

根据一个实施例，存储器包括：第一位线，排列在第一位线轴线上、在存储器单元的第一列上方延伸，并通过第一导电路径连接到第一列的浮置栅极晶体管，第一导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分；第二位线，排列在第一位线轴线上，并通过第二导电路径连接到第一列的浮置栅极晶体管，第二导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分；第三位线，排列在第一位线轴线上，并通过第三导电路径连接到存储器单元的第二列的浮置栅极晶体管，第三导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分；以及第四位线，排列在第二位线轴线上、在存储器单元的第二列上方延伸，并通过第四导电路径连接到浮置栅极晶体管，第四导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分。

根据一个实施例，存储器包括第一隔离层、第二隔离层、第三隔离层、第四隔离层和第五隔离层，第一位线在第二隔离层之上延伸，第二位线在第三隔离层之上延伸，第三位线在第五隔离层之上延伸，以及第四位线在第五隔离层之上延伸。

根据一个实施例，第一导电路径包括：过孔，排列在第一位线轴线上、穿过第一隔离层；导电线的部分，排列在第一位线轴线上、被布置在第一隔离层上；以及过孔，排列在第一位线轴线上、穿过第二隔离层。

根据一个实施例，第二导电路径包括：过孔，排列在第一位线轴线上、穿过第一隔离层；导电线的部分，从第一位线轴线一直延伸到第二位线轴线、被布置在第一隔离层上；过孔，排列在第二位线轴线上、穿过第二隔离层；导电线的部分，排列在第二位线轴线上、布置在第二隔离层上；过孔，排列在第二位线轴线上、穿过第三隔离层；以及，导电线的部分，从第二位线轴线一直延伸到第一位线轴线、布置在第三隔离层上。

根据一个实施例，第三导电路径包括：过孔，排列在第二位线轴线上、穿过第一隔离层；导电线的部分，排列在第一位线轴线上、布置在第一隔离层上；过孔，排列在第一位线轴线上、穿过第二隔离层；导电线的部分，排列在第二位线轴线上，布置在第二隔离层上；过孔，排列在第二位线轴线上、穿过第三隔离层；导电线的部分，排列在第二位线轴线上、布置在第三隔离层上；过孔，排列在第二位线轴线上、穿过第四隔离层；导电线的部分，从第二位线轴线一直延伸到第一位线轴线，布置在第四隔离层上；以及过孔，排列在第一位线轴线上、穿过第五隔离层。

根据一个实施例，第四导电路径包括：过孔，排列在第二位线轴线上、穿过第一隔离层；导电线的部分，排列在第一位线轴线上、布置在第一隔离层上；过孔，排列在第一位线轴线上、穿过第二隔离层；导电线的部分，排列在第二位线轴线上、布置在第二隔离层上；过孔，排列在第二位线轴线上、穿过第三隔离层；导电线的部分，排列在第二位线轴线上、布置在第三隔离层上；过孔，排列在第二位线轴线上、穿过第四隔离层；导电线的部分，布置在第四隔离层上；以及，过孔，排列在第二位线轴线上、穿过第五隔离层。

根据一个实施例，存储器包括读取电路和列解码器，列解码器被配置用于通过分配给列的两个位线之一来读取相同列的存储器单元。

本发明的实施例还涉及一种在半导体衬底上制造非易失性存储器的方法，存储器包括成对的双生存储器单元，每个双生存储器单元包括浮置栅极晶体管和选择晶体管，选择晶体管包括与双生存储器单元的选择晶体管共用的选择栅极，方法包括下列步骤：制造存储器单元的第一列和存储器单元的第二列，存储器单元包括成对的双生存储器单元中的每个双生存储器单元；制造第一位线，第一位线排列在第一位线轴线上、在存储器单元的第一列上方延伸，并且通过第一导电路径连接到第一列的非双生存储器单元的浮置栅极晶体管，第一导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分；制造第二位线，第二位线排列在第一位线轴线上，并通过第二导电路径连接到第一列的其他非双生存储器单元的浮置栅极晶体管，第二导电路径包括：穿过隔离层的过孔和布置在隔离层上的导电线的部分；制造第三位线，第三位线排列在第一位线轴线上，并通过第三导电路径连接到第二列的非双生存储器单元的浮置栅极晶体管，第三导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分；以及，制造第四位线，第四位线排列在第二位线轴线上，在存储器单元的第二列上方延伸，并通过第四导电路径连接到第二列的其他非双生存储器单元的浮置栅极晶体管，第四导电路径包括穿过隔离层的过孔和布置在隔离层上的导电线的部分。

根据一个实施例，方法包括下列步骤：制造第一隔离层、第二隔离层、第三隔离层、第四隔离层和第五隔离层，在第二隔离层上制造第一位线，在第三隔离层上制造第二位线，在第五隔离层上制造第三位线，以及在第五隔离层上制造第四位线。

根据一个实施例，制造第一导电路径的步骤包括：制造过孔，过孔排列在第一位线轴线上、穿过第一隔离层；制造导电线的部分，导电线的部分排列在第一位线轴线上，布置在第一隔离层上；以及制造过孔，过孔排列在第一位线轴线上、穿过第二隔离层。

根据一个实施例，制造第二导电路径的步骤包括：制造过孔，过孔排列在第一位线轴线上、穿过第一隔离层；制造导电线的部分，导电线的部分从第一位线轴线一直延伸到第二位线轴线、布置在第一隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第二隔离层；制造导电线的部分，导电线的部分排列在第二位线轴线上、布置在第二隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第三隔离层；以及，制造导电线的部分，导电线的部分从第二位线轴线一直延伸到第一位线轴线、布置在第三隔离层上。

根据一个实施例，制造第三导电路径的步骤包括：制造过孔，过孔排列在第二位线轴线上、穿过第一隔离层；制造导电线的部分，导电线的部分排列在第一位线轴线上、布置在第一隔离层上；制造过孔，过孔排列在第一位线轴线上、穿过第二隔离层；制造导电线的部分，导电线的部分排列在第二位线轴线上、布置在第二隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第三隔离层；制造导电线的部分，导电线的部分排列在第二位线轴线上，布置在第三隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第四隔离层；制造导电线的部分，导电线的部分从第二位线轴线一直延伸到第一位线轴线、布置在第四隔离层上；以及，制造过孔，过孔排列在第一位线轴线上、穿过第五隔离层。

根据一个实施例，制造第四导电路径的步骤包括：制造过孔，过孔排列在第二位线轴线上、穿过第一隔离层；制造导电线的部分，导电线的部分排列在第一位线轴线上、布置在第一隔离层上；制造过孔，过孔排列在第一位线轴线上、穿过第二隔离层；制造导电线的部分，导电线的部分排列在第二位线轴线上、布置在第二隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第三隔离层；制造导电线的部分，导电线的部分排列在第二位线轴线上、布置在第三隔离层上；制造过孔，过孔排列在第二位线轴线上、穿过第四隔离层；制造导电线的部分，导电线的部分布置在第四隔离层上；以及，制造过孔，过孔排列在第二位线轴线上、穿过第五隔离层。

附图说明

存储器平面结构、存储器单元以及制造这种存储器平面结构和存储器单元的方法的实施例将在随后通过非限定性地参考附图来进行描述，附图中：

-之前描述的图1是常规存储器平面结构和双生存储器单元的电路图，

-图2是根据本发明的包括双生存储器单元双目镜(binocular)的存储器平面的实施例的电路图，

-图3至图7是示出制造双生存储器单元的方法的步骤的半导体衬底的顶视图，

-图8A、图9、图10A、图11、图12A、图13、图14A、图15、图16A、图17A是示出制造双生存储器单元的方法的其他步骤的半导体衬底的顶视图，

-图8B、图10B、图12B、图14B、图16B、图17B是对应于图8A、图10A、图12A、图14A、图16A、图17A的顶视图的透视图，以及

-图18是包括图2中的存储器平面的存储器的电路图。

具体实施方式

图2是根据本发明的嵌入在半导体衬底中的存储器平面MA1的实施例的电路图。存储器平面包括存储器单元的行和列，这里示出八个存储器单元C1，j、C2，j、C3，j、C4，j、C1，j+1、C2，j+1、C3，j+1、C4，j+1。每个存储器单元包括：浮置栅极(FG)，分别为T1，j、T2，j、T3，j、T4，j、T1，j+1、T2，j+1、T3，j+1、T4，j+1；以及选择晶体管ST，选择晶体管ST的漏极(D)端子被连接到浮置栅极晶体管的源极(S)端子。

存储器单元C1，j、C2，j、C3，j、C4，j属于排j的列，并且存储器单元C1，j+1、C2，j+1、C3，j+1、C4，j+1属于排j+1的相邻列。存储器单元C1，j、C1，j+1属于存储器单元的第一行，或物理页PG1，并且它们的浮置栅极晶体管T1，j、T1，j+1具有连接到共用栅极控制线CGL1的控制栅极CG1。存储器单元C2，j、C2，j+1属于存储器单元的第二行，或物理页PG2，并且它们的浮置栅极晶体管T2，j、T2，j+1具有连接到共用栅极控制线CGL2的控制栅极CG2。存储器单元C3，j、C3，j+1属于存储器单元的第三行，或物理页PG3，并且它们的浮置栅极晶体管T3，j、T3，j+1具有连接到共用栅极控制线CGL3的控制栅极CG3。存储器单元C4，j、C4，j+1属于存储器单元的第四行，或物理页PG4，并且它们的浮置栅极晶体管T4，j、T4，j+1具有连接到共用栅极控制线CGL4的控制栅极CG4。

在排j的列中，存储器单元C1，j、C2，j是双生存储器单元并且它们的选择晶体管ST包括连接到共用字线WL1，2的共用选择栅极CSG1，2。类似地，存储器单元C3，j、C4，j是双生存储器单元并且它们的选择晶体管ST包括连接到共用字线WL3，4的共用选择栅极CSG3，4。在排j+1的列中，存储器单元C1，j+1、C2，j+1是双生存储器单元并且它们的选择晶体管ST包括连接到共用字线WL1，2的共用选择栅极CSG1，2。类似地，存储器单元C3，j+1、C4，j+1是双生存储器单元并且它们的选择晶体管ST包括连接到共用字线WL3，4的共用选择栅极CSG3，4。成对的双生存储器单元的共用选择栅极CSG1，2或CSG3，4是以制成在衬底中的导电沟槽的形式制造的被掩埋的竖直栅极，且选择晶体管ST的源极(S)端子被连接到被掩埋的源极平面SL，该源极平面SL在存储器单元被嵌入的衬底的区域下方延伸。

根据本发明的第一方面，存储器平面MA1包括每列存储器单元的两个位线。因此，两个位线B1，j、B2，j被分配到排j的列的存储器单元，且两个位线B1，j+1、B2，j+1被分配到排j+1的列的存储器单元。仍根据本发明的该方面，两个双生存储器单元被连接到被分配到它们所在的列的两个位线中的不同的位线，而两个相邻但非双生的存储器单元被连接到相同的位线。

因此，在排j的列中：

-浮置栅极晶体管T1，j的漏极(D)端子经由导电路径1A连接到位线B1，j，

-浮置栅极晶体管T2，j的漏极端子经由导电路径23B连接到位线B2，j，

-浮置栅极晶体管T3，j的漏极端子经由导电路径23B连接到位线B2，j(存储器单元C2，j与存储器单元C3，j相邻但不是其双生)，以及

-浮置栅极晶体管T4，j的漏极端子经由导电路径4A连接到位线B1，j。

在排j+1的列中：

-浮置栅极晶体管T1，j+1的漏极端子经由导电路径1C连接到位线B1，j+1，

-浮置栅极晶体管T2，j+1的漏极端子经由导电路径23D连接到位线B2，j+1，

-浮置栅极晶体管T3，j+1的漏极端子经由导电路径23D连接到位线B2，j+1(存储器单元C2，j+1与存储器单元C3，j+1相邻但不是其双生)，以及

-浮置栅极晶体管T4，j+1的漏极端子经由导电路径4C连接到位线B1，j+1。

因此，每个存储器单元可以通过它连接到的而它的双生存储器单元没有连接到的位线，独立于它的双生存储单元而被读取。例如，在通过被施加到字线WL1，2的选择电压来选择双生存储器单元C1，j、C2，j之后，并且在将读取电压施加到栅极控制线CGL1之后，存储器单元C1，j可以经由位线B1，j被读取而无需将负读取抑制电压施加到双生存储器单元C2，j的栅极控制线CGL2，因为该存储器单元没有连接到位线B1，j而是连接到位线B2，j。

提供这种具有掩埋的共用选择栅极的双生存储器单元提供了大幅降低被存储器单元占据的半导体表面的优点，使得存储器单元的两个列之间的最小距离不再由它们的制造方法的限制来确定，而是由位线的制造方法的限制来确定。因此，位线以及它们的制造方法的公差对存储器单元的两个列之间的最小距离施加了影响，并因此通常确定了存储器平面的空间要求。

更特别地，位线以并排布置在被沉积在存储器单元上的电隔离层上的导电迹线的形式被制造，并通过穿过隔离层的被称作“过孔”的竖直电接触而被连接到存储器单元。两个导电迹线之间的距离和导电迹线的最小宽度是受制造方法的公差影响的参数(用于避免相邻位线之间的短路)，并且确定存储器单元的列的最小宽度。以示例方式，在‘90纳米’(晶体管的沟道宽度)微电子领域的情况下，以铝导电迹线的形式制造的位线可能通常呈现出120nm数量级的宽度，且两个位线之间的最小距离是120nm的数量级，使得存储器单元的列的最小宽度通常是240nm的数量级。

在常规制造方法的情况下，提供存储器单元的每列的两个位线因此涉及将存储器单元的每列的宽度加倍，尽管两个位线提供的优点简化了读取存储器单元的过程，但这也是不可接受的。

因此，本发明的第二方面涉及一种用于存储器平面MA1的制造方法，以在不增加存储器单元的列的宽度的情况下制造每列的两个位线。

该方法的一个实施例将在下面通过将制造图2中的八个存储器单元C1，j至C4，j+1以及四个对应的位线B1，j至B2，j+1作为示例进行描述。更具体地，制造这些存储器单元的步骤将针对图3至图7进行描述，并且制造位线B1，j至B2，j+1的步骤将针对图8A至图17B进行描述。

图3示出在半导体衬底PW中形成三个纵向STI(浅沟槽隔离)类型的隔离沟槽STI0、STI1、STI2的初始步骤，其中隔离沟槽STI0、STI1、STI2界定将在其中创建存储器单元的两个衬底带S1，S2。该步骤通过在衬底中嵌入形成源极平面SL(在图中不可见)的掺杂掩埋层或嵌入多个互连的源极线SL的步骤而被执行。在计划通过热电子注入来擦除存储器单元的情况下，源极平面通常优选为源极线。

在图4所图示的步骤期间，两个导电沟槽通过下面方式而横向于衬底带S1、S2形成：刻蚀衬底，沉积介电层(不可见)，然后沉积多晶硅P0(多晶体硅)层并将后者刻蚀直到仅保留导电沟槽P0。每个导电沟槽旨在形成字线WL1，2、WL2，3和存储器单元的选择晶体管ST的选择栅极CSG两者。

在图5所图示的步骤期间，隧道介电层D1被沉积在衬底PW上，然后旨在形成浮置栅极FG的两个多晶硅P1带通过刻蚀多晶硅层而形成在衬底带S1，S2上方的层D1上。

在图6图示出其结果的步骤期间，介电层D2被沉积在衬底上和多晶硅带P1上，然后多晶硅层被沉积在层D2上。多晶硅层然后连同层D2和带P1被刻蚀以获得覆盖残留带P1的部分的横向多晶硅带P2。带P2旨在形成浮置栅极晶体管的栅极控制线CGL1、CGL2、CGL3、CGL4，并且带P1的部分旨在形成浮置栅极FG。

在图7所图示的步骤期间，衬底带S1、S2通过掺杂物在栅极控制线CGL1至CGL4上的自对准注入而被掺杂。该步骤展现了选择晶体管ST的漏极(D)区域和浮置栅极晶体管T1，j至T4，j+1的漏极(D)和源极(S)区域，并且更为具体地：

-晶体管T1，，j的漏极区域D(T1，j)，

-晶体管T2，j、T3，j的共用漏极区域D(T2，j、T3，j)，

-晶体管T4，j的漏极区域D(T4，j)，

-晶体管T1，j+1的漏极区域D(T1，j+1)，

-晶体管T2，j+1、T3，j+1的共用漏极区域D(T2，j+1、T3，j+1)，以及

-晶体管T4，j的漏极区域D(T4，j+1)。

在这些漏极和源极区域之间延伸的栅极控制线CGL1至CGL4的区域形成浮置栅极晶体管的控制栅极CG1至CG4，并且在控制栅极CG1至CG4下方延伸的带P1的部分形成晶体管的浮置栅极FG。导电沟槽P0形成字线WL1，2、WL2，3和存储器单元的选择晶体管ST的选择栅极CSG。

应当注意，如图7所示，在生产中的存储器平面的部分这里形成存储器平面的‘构造块’，也就是说，用于实施将在下面描述的制造位线的方法的最小单元。在实践中，该构造块被与在右侧和左侧、该构造块上方或下方(图7的平面中)延伸的其他构造块一起制造。因此，漏极区域D(T2，j、T3，j)和D(T2，j+1、T3，j+1)不是两个浮置栅极晶体管共用的仅有的漏极区域。每个漏极区域D(T1，j)、D(T1，j+1)也是属于位于所示出的构造块上方的相邻构造块的另一浮置栅极晶体管共用的漏极区域，并且每个漏极区域D(T4，j)、D(T4，j+1)是属于位于所示出的构造块下方的相邻构造块的另一浮置栅极晶体管共用的漏极区域。

现将针对附录中的表1并参考图8A至图17B来描述用于在构造块上方制造位线B1，j、B1，j+1、B2，j、B2，j+1的步骤，附录构成说明书的整体的部分。这些步骤包括如下步骤：沉积介电层，在介电层中形成过孔，然后在介电层上并且在过孔上方形成导电迹线的部分等，直到获得位线。导电迹线可以通过刻蚀金属层或通过化学机械抛光(CMP)金属层来形成。CMP技术要求之前在介电层中创建对应于导电迹线的沟槽，导电迹线然后通过在介电层上沉积导电层而填充有导电材料(例如，铝)。导电层然后被抛光直到仅沟槽中的导电迹线被保留。

将使用针对图2中出现的那些附图标记而选择的以下附图标记：

-A＝位线B1，j，

-B＝位线B2，j，

-C＝位线B1，j+1，

-D＝位线B2，j+1，

-1A＝链接晶体管T1，j的漏极区域到位线A的导电路径，

-23B＝在晶体管T2，j、T3，j的漏极区域与位线B之间的导电路径，

-4A＝链接晶体管T4，j的漏极区域到位线A的导电路径，

-1C＝链接晶体管T1，j+1的漏极区域到位线C的导电路径，

-23D＝在晶体管T2，j+1、T3，j+1的漏极区域与位线D之间的导电路径，

-4C＝链接晶体管T4，j+1的漏极区域到位线C的导电路径，

-V1Ax＝形成导电路径1A的部分的层级‘x’过孔，

-V23Bx＝形成导电路径23B的部分的层级‘x’过孔，

-V4Ax＝形成导电路径4A的部分的层级‘x’过孔，

-V1Cx＝形成导电路径1C的部分的层级‘x’过孔，

-V23Dx＝形成导电路径23D的部分的层级‘x’过孔，

-V4Cx＝形成导电路径4C的部分的层级‘x’过孔。

-T1Ax＝形成导电路径1A的部分的层级‘x’迹线部分1A，

-T23Bx＝形成导电路径23B的部分的层级‘x’迹线部分23B，

-T4Ax＝形成导电路径4A的部分的层级‘x’迹线部分4A，

-T1Cx＝形成导电路径1C的部分的层级‘x’迹线部分1C，

-T23Dx＝形成导电路径23D的部分的层级‘x’迹线部分23D，

-T4Cx＝形成导电路径4C的部分的层级‘x’迹线部分4C。

在图8A示出的步骤E1期间，介电层I0被沉积在衬底上，并且在表1中提及的层级0过孔被制造在层I0中。表1中描述了过孔相对于浮置栅极晶体管的漏极区域的位置，出现在表1的相同的列中并且在两个连续的行中的两个元件叠加(superimpose)并电接触。因此，过孔V1A0被制造在漏极区域D(T1，j)上方，过孔V23B0被制造在漏极区域D(T2，j、T3，j)上方，过孔V4A0被制造在漏极区域D(T4，j)上方，过孔V1C0被制造在漏极区域D(T1，j+1)上方，过孔V23D0被制造在漏极区域D(T2，j+1、T3，j+1)上方，并且过孔V4C0被制造在漏极区域D(T4，j+1)上方。应当注意，构造块的端部过孔VIA0、V1C0和V4A0、VAC0还是位于所示出的构造块上方和下方的构造块的端部过孔，并且因此与相邻的上构造块和下构造块共享。

如图8A所示，过孔被沿着两个位线Xj和Xj+1布置，两个位线分别在掺杂衬底带S1上方和掺杂衬底带S2上方延伸。这里，过孔V1A0、V23B0、V4A0被排列在位线轴线Xj上，并且过孔V1C0、V23D0、V4C0被排列在位线轴线Xj+1上。表1包括列‘Xj’和‘Xj+1’，其示出了每个元件相对于这些轴线的排列，在列‘Xj’中被提及的元件在轴线‘Xj’上排列，并且在列‘Xj+1’中被提及的元件在轴线‘Xj+1’上排列。

图8B是衬底的透视和部分示意图，示出了在存储器单元的该制造阶段的存储器单元。图8B示出在形成源极平面的掺杂的掩埋层SL上方延伸的衬底PW，在衬底PW中制造的隔离沟槽STI0、STI1、STI2，形成浮置栅极晶体管的漏极和源极区域以及选择晶体管的漏极区域的掺杂衬底S1，S2的纵向带，形成字线WL1，2、WL2，3和存储器单元选择晶体管的栅极的横向掩埋导电沟槽，形成栅极控制线和浮置栅极晶体管的控制栅极的横向多晶硅带CGL1、CGL2、CGL3、CGL4，以及在轴线Xj、Xj+1上排列的过孔V1A0、V23B0、V4A0、V1C0、V23D0、V4C0。出于所示出的其他元件的可见性，没有示出介电层I0。

在图9图示的步骤E2期间，金属层M1(‘金属1’)被沉积在介电层I0上，然后被刻蚀或化学机械抛光以获得表1中提及的层级M1的导电迹线的部分。导电迹线的每部分在表1中提及的层级0过孔上方延伸。导电迹线的部分T23B1具有在轴线Xj上排列的纵向部分和与轴线Xj+1相交的横向部分，因此制造了从轴线Xj到轴线Xj+1的‘布线跳转’。因此部分T23B1出现在表1的列‘Xj’和列‘Xj+1’两者中。

在图10A图示的步骤E3期间，介电层I1被沉积在衬底上并且表1中提及的层级1过孔被制造在层I1中。每个过孔在表1中提及的层级M1的导电迹线的部分上方延伸。过孔相对于轴线Xj、Xj+1的位置，即，在轴线Xj或轴线Xj+1上排列的位置，通过参考其中提及过孔的列‘Xj’或‘Xj+1’来如之前所述地在表1中给出。

图10B是衬底的透视和部分示意图，示出在步骤E3中制造的过孔和在步骤E2中制造的迹线的部分，以及在步骤E1中制造的过孔。出于所示出的其他元件的可见性，没有示出介电层I0、I1。

在图11图示的步骤E4期间，金属层被沉积在介电层I1上，然后被刻蚀或化学机械抛光以获得表1中提及的层级M2(‘金属2’)的导电迹线的部分。导电迹线的每个部分在表1中提及的层级1过孔上方延伸。在过孔V1A1和V4A1上方制造的导电迹线的部分形成位线B1，j。因此，在存储器单元的列的整个长度上，位线延伸超过所示出的构造块。

在图12A图示的步骤E5期间，介电层I2被沉积在衬底上，并且表1中提及的层级2过孔被制造在层I2中。每个过孔在表1中提及的层级M2的导电迹线的部分上方延伸。过孔相对于轴线Xj、Xj+1的位置如之前所述地在表1中给出。

图12B是衬底的透视和部分示意图，示出了在步骤E4、E5期间制造的和之前制造的迹线的部分和过孔。出于所示出的其他元件的可见性，没有示出介电层I0、I1、I2。

在图13图示的步骤E6期间，金属层被沉积在介电层I2上，然后被刻蚀或化学机械抛光以获得表1中提及的层级M3(‘金属3’)的导电迹线的部分。导电迹线的每个部分在表1中提及的层级2过孔上方延伸。在过孔V23B2上方制造的导电迹线的部分包括从轴线Xj+1通向轴线Xj的第一横向部分T23B3，以及在轴线Xj上排列的并形成位线B2，j的纵向段。因此，在存储器单元的列的整个长度上，位线延伸超过所示出的构造块。

在图14A图示的步骤E7期间，介电层I3被沉积在衬底上，并且表1中提及的层级3过孔被制造在层I3中。每个过孔在表1中提及的层级M3的导电迹线的部分上方延伸。过孔相对于轴线Xj、Xj+1的位置如之前所述地在表1中给出。

图14B是衬底的透视和部分示意图，示出了在步骤E6、E7期间制造的以及之前被制造的迹线的部分和过孔。出于所示出的其他元件的可见性，没有示出介电层I0、I1、I2、I3。

在图15图示的步骤E8期间，金属层被沉积在介电层I3上，然后被刻蚀或化学机械抛光以获得表1中提及的层级M4(‘金属4’)的导电迹线的部分。导电迹线的每个部分在表1中提及的层级3过孔上方延伸。这里制造的导电迹线的三个部分横向于轴线Xj、Xj+1布置并因此出现在表1的列‘Xj’和‘Xj+1’两者中。

步骤E8可以可选地包括创建导电迹线WLS1，2、WLS3，4，其横向于轴线Xj、Xj+1穿过存储器平面并被不时地连接到字线WLS1，2、WLS3，4以降低他们的线性电阻，这些连接在图15的范围之外。这种类型的没有被牵涉进将存储器单元连接到位线的其他功能性导电迹线(例如，被连接到栅极控制线CGL1到CGL4)可以同时被制造为用于将存储器单元连接到位线的迹线的部分。

在图16A图示的步骤E9期间，介电层I4被沉积在衬底上，并且表1中提及的层级4过孔被制造在层I4中。每个过孔在表1中提及的层级M4的导电迹线的部分上方延伸。过孔相对于轴线Xj、Xj+1的位置如之前所述地在表1中给出。

图16B是衬底的透视和部分示意图，示出了在步骤E8、E9期间制造的以及之前被制造的迹线部分和过孔。出于所示出的其他元件的可见性，没有示出介电层I0、I1、I2、I3、I4。

在图17A图示的步骤E10期间，金属层被沉积在介电层I4上，然后被刻蚀或化学机械抛光以获得表1中提及的位线B1，j+1、B2，j+1。位线B1，j+1与过孔V1C4和V4C4接触，并且位线B2，j+1与过孔V23D4接触。

图17B是衬底的透视和部分示意图，示出了被制造的所有迹线的部分和过孔。如之前所述的，出于所示出的其他元件的可见性，没有示出各种介电层。

表1示出了浮置栅极晶体管的漏极区域是如何经由所有被制造的过孔和迹线的部分而被连接到位线的。表1和之前描述的附图还示出了位线B1，j、B2，j和B1，j+1是叠加的，位线B1，j、B2，j和B1，j+1分别被创建在层级M2、M3和M5上并排列在轴线Xj上。仅仅被制造在层级M5上的位线B2，j+1排列在轴线Xj+1上。

因此，本制造方法受益于由具有共用的掩埋的竖直选择栅极(其选择晶体管的控制栅极)的双生存储器单元提供的关于空间要求的这一优点，而同时由于在没有破坏存储器平面的空间要求的情况下提供每列两个位线，使得可以单独地读取存储器单元。关于位线部分的布线和过孔的布置以及用于制造这些元件的材料，本方法能够实现多种变化。

图18是包括图2的存储器平面MA1的集成电路装置DV的电路图。装置DV包括控制电路CCT1、字线解码器RD1、列解码器CD1、在数目上等于要在存储器平面中读取的字(例如，8位B0-B7的字)中的位的数目的读取放大器SA，以及用于根据要写入到存储器中的字DTW(例如，8位B0-B7的字)将电压施加到位线B1，j、B2，j、B1，j+1、B2，j+1的编程锁存器BLT1。

字线解码器RD1根据字的最高有效地址A(n-1)-A(x)或行地址来控制施加到栅极控制线CGL1至CGL4和施加到字线WL1，2、WL2，3的电压。解码器CD1与锁存器BLT1组合根据字的最低有效地址A(x-1)-A(0)或列地址来控制施加到位线B1，j、B2，j、B1，j+1、B2，j+1的电压，行和列地址一起形成要被读取或写入到存储器平面中的字的地址A(n-1)-A0。在读取模式中，解码器CD1将读取放大器SA连接到与需要被读取的存储器单元连接的位线，并且读取放大器提供字DTR。

电路CCT1包括，例如，中央处理单元CPU、电压生成器VGEN以及地址和数据寄存器。电路CCT1执行读或写命令，控制解码器，提供读或写操作需要的电压(擦除编程)，向解码器提供最高有效和最低有效地址，并且根据需要执行程序以刷新存储器单元。

由于每列两个位线的存在，字线解码器RD1被配置为能够分开控制施加到双生存储器单元的栅极控制线(即，CGL1、CGL2或者CGL3、CGL4)的电压，这里，栅极控制线具有相同的最高有效地址A(n-1)-A(x)。这种电压的分开控制可以被保留用于擦除操作，用于施加正电压到那些位于如下页上的存储器单元，所述页包含被擦除的一个或多个单元的双生页。在读取模式中，解码器另一方面施加相同的电压到双生栅极控制线或甚至到存储器平面的全部栅极控制线，以限制逻辑门的开关，并因此减小存储器的电能消耗，因为在读取中存储器单元的选择通过字线WL被确保。在这样的实施例中，解码器RD1除了字的最高有效地址A(n-1)A(x)之外还接收字的最低有效地址A(x-1)-A(0)的最低有效位A(0)。解码器RD2也从电路CCT1中接收信息信号，该信息信号告诉解码器要执行的地址解码是否作为存储器单元的读取、擦除或编程的一部分而正在发生。如果解码作为擦除的一部分正在发生，则解码器RD1根据位A(0)区分两个栅极控制线。例如，如果位线B1，j被由存储器接收的完整地址所指定，则解码器RD1选择栅极控制线CGL1，或者如果位线B2，j被由存储器接收的完整地址所指定，则选择栅极控制线CGL2。在等同变化例中，解码器可以从列解码器CD1接收信号，该信号告诉解码器两个栅极控制线中的哪一个必须被选择。本领域的技术人员能够自然地提供解码器的其他实施例，例如，以在读取、编程以及擦除中分开控制被施加到双生存储器单元的栅极控制线的电压。