阅读说明：本技术 半导体存储装置及其数据读出方法 (Semiconductor memory device and data reading method thereof ) 是由 犬塚雄贵 中里高明 于 2019-01-08 设计创作，主要内容包括：实施方式提供一种使存储容量增加的半导体存储装置及其数据读出方法。实施方式的半导体存储装置具备存储单元,该存储单元具有：第1电阻变化元件,能够在第1状态与电阻值比所述第1状态高的第2状态之间变化；及第2电阻变化元件,与所述第1电阻变化元件串联连接,能够在第3状态与电阻值比所述第3状态高的第4状态之间变化。所述存储单元在第1阈值电流及第1阈值电压下,发生第1急速折回,在大于所述第1阈值电流的第2阈值电流、及大于所述第1阈值电压的第2阈值电压下,发生第2急速折回。(Embodiments provide a semiconductor memory device having an increased memory capacity and a data reading method thereof. A semiconductor memory device according to an embodiment includes a memory cell including: a 1 st variable resistance element which is variable between a 1 st state and a 2 nd state having a higher resistance value than the 1 st state; and a 2 nd variable resistance element connected in series with the 1 st variable resistance element and being capable of changing between a 3 rd state and a 4 th state having a higher resistance value than the 3 rd state. The memory cell produces a 1 st snapback at a 1 st threshold current and a 1 st threshold voltage, and produces a 2 nd snapback at a 2 nd threshold current larger than the 1 st threshold current and a 2 nd threshold voltage larger than the 1 st threshold voltage.)

半导体存储装置及其数据读出方法

[相关申请]

本申请享有以日本专利申请2018-166584号(申请日：2018年9月6日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

实施方式涉及一种半导体存储装置及其数据读出方法。

背景技术

作为存储大容量数据的半导体存储装置，已知有例如相变存储器(PCM：PhaseChange Memory)等使存储单元的电阻值变化来存储信息的电阻变化型半导体存储装置。其中，已知有为了进一步提高存储容量，而在1个存储单元中使用多个电阻变化膜来存储多比特数据的半导体存储装置。

发明内容

实施方式提供一种使存储容量增加的半导体存储装置及其数据读出方法。

实施方式的半导体存储装置具备存储单元，该存储单元具有：第1电阻变化元件，能够在第1状态与电阻值比所述第1状态高的第2状态之间变化；及第2电阻变化元件，与所述第1电阻变化元件串联连接，能够在第3状态与电阻值比所述第3状态高的第4状态之间变化。所述存储单元在第1阈值电流及第1阈值电压下，发生第1急速折回(snap back)，在大于所述第1阈值电流的第2阈值电流、及大于所述第1阈值电压的第2阈值电压下，发生第2急速折回。

实施方式的半导体存储装置的数据读出方法在对所述存储单元施加第1读出电压时，检测流向所述存储单元的第1读出电流，该第1读出电压大于在所述第1电阻变化元件为所述第1状态之下流通所述第1阈值电流时的所述存储单元的两端的电压，且小于所述第1阈值电压。在所述第1读出电流大于与所述第1阈值电流大致相等的第1参考电流的情况下，断定所述第1电阻变化元件为所述第1状态。在该情况下，依然对所述存储单元施加所述第1读出电压，并将所述第1读出电流与大致等于所述第2阈值电流的第2参考电流加以比较，在所述第1读出电流大于所述第2参考电流的情况下，断定所述第2电阻变化元件为所述第3状态，在所述第1读出电流为所述第2参考电流以下的情况下，断定所述第2电阻变化元件为所述第4状态。

在所述第1读出电流为所述第1参考电流以下的情况下，断定所述第1电阻变化元件为所述第2状态。在该情况下，对所述存储单元施加大于所述第1阈值电压且小于所述第2阈值电压的第2读出电压，并检测流向所述存储单元的第2读出电流，在所述第2读出电流大于所述第2参考电流的情况下，断定所述第2电阻变化元件为所述第3状态，在所述第2读出电流为所述第2参考电流以下的情况下，断定所述第2电阻变化元件为所述第4状态。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是表示该半导体存储装置的存储单元阵列的构成的电路图。

图3是表示该存储单元阵列的构成的立体图。

图4(a)及(b)是表示该半导体存储装置的存储单元的构成的剖视图。

图5是表示该存储单元的电流电压特性的曲线图。

图6是表示该存储单元中存储的数据与电流电压特性的关系的图。

图7是表示该数据的读出动作的流程图。

图8(a)及(b)是表示在该读出动作时对存储单元施加的电压与参考电流的波形图。

图9是表示该读出动作与电流电压特性的关系的图。

图10是表示可以在该读出动作中使用的读出电路的电路图。

图11A(a)及(b)是表示该半导体存储装置的数据的写入动作的电流波形图。

图11B(c)及(d)是表示该半导体存储装置的数据的写入动作的电流波形图。

图12是表示第2实施方式的半导体存储装置的存储单元的构成的剖视图。

图13是表示该存储单元的电流电压特性的曲线图。

图14(a)～(g)是表示该存储单元中存储的数据与电流电压特性的关系的图。

图15是表示第3实施方式的半导体存储装置的TCAM(Ternary ContentAddressable Memory：三态内容寻址存储器)单元的电路图。

图16是表示该半导体存储装置的存储单元的电流电压特性的曲线图。

图17是表示该存储单元中存储的数据的图。

图18是表示该TCAM单元的动作的图。

图19是该半导体存储装置的电路图。

具体实施方式

以下，参照附图，详细地对实施方式的半导体存储装置进行说明。此外，以下的实施方式归根到底只不过是一个例子，并不是带着限定本发明的意图而表示的。

[第1实施方式]

[构成]

图1是第1实施方式的半导体存储装置的框图。

本实施方式的半导体存储装置1具备存储单元阵列11、从存储单元阵列11中选择所期望的存储单元MC的行解码器12及列解码器13、对这些解码器12、13赋予行地址及列地址的上层块解码器14、对半导体存储装置1的各部供给电力的电源15、以及控制这些部件的控制电路16。

存储单元阵列11分别具备多个存储多比特数据的存储单元MC。存储单元阵列11构成为，通过对由行解码器12及列解码器13选择出的所期望的位线BL及字线WL施加指定的电压，能够对所期望的存储单元MC进行存取(数据写入/数据读出)。

图2是表示存储单元阵列11的部分构成的等效电路图。

存储单元阵列11具备多根位线BL、多根字线WL1、WL2、以及与这些位线BL及字线WL1、WL2连接的多个存储单元MC1、MC2。

这些存储单元MC1、MC2经由字线WL1、WL2连接于行解码器12，并且经由位线BL连接于列解码器13。存储单元MC1、MC2分别存储多比特数据，在这个例子中，存储的是2比特数据。另外，与共通的字线WL1、WL2连接的多个存储单元MC1、MC2存储例如1页数据。

存储单元MC1、MC2由作为第1电阻变化元件的第1电阻变化膜PCM1、选择器SEL、及作为第2电阻变化元件的第2电阻变化膜PCM2这三者的串联电路构成。第1及第2电阻变化膜PCM1、PCM2例如由相变膜形成，该相变膜能够根据所供给的电流图案(加热图案)，取得低电阻的结晶状态与高电阻的非晶状态这两种状态。通过使这两种电阻值的状态对应于“0”、“1”的信息，能够使第1及第2电阻变化膜PCM1、PCM2作为存储单元发挥功能。另外，存储单元MC1、MC2的选择器SEL作为整流元件发挥功能。因此，被选择的字线WL1、WL2以外的字线WL1、WL2中几乎不流通电流。

此外，以下，将包含与存储单元阵列11的第1层对应的多根位线BL、多根字线WL1及多个存储单元MC1的构成称为存储器集结体MM0。同样地，将包含与存储单元阵列11的第2层对应的多根位线BL、多根字线WL2及多个存储单元MC2的构成称为存储器集结体MM1。

图3是表示存储单元阵列11的部分构成的概略性立体图。

在这个例子中，存储单元阵列11是所谓的交叉点型存储单元阵列。也就是说，在半导体衬底SB的上方，设置有多根字线WL1，该多根字线WL1是沿着与半导体衬底SB的上表面平行的Y方向隔开指定间隔而配置，沿着与半导体衬底SB的上表面平行且与Y方向交叉的X方向平行地延伸。另外，在这多根字线WL1的上方，设置有沿着X方向隔开指定间隔而配置，且沿着Y方向平行地延伸的多根位线BL。进而，在多根位线BL的上方，设置有沿着Y方向隔开指定间隔而配置，且沿着X方向平行地延伸的多根字线WL2。另外，在多根字线WL1与多根位线BL的交叉部，分别设置有存储单元MC1。同样地，在多根位线BL与多根字线WL2的交叉部，分别设置有存储单元MC2。此外，在这个例子中，存储单元MC1、MC2是角柱状的，但也可以是圆柱状的。

图4是表示存储器集结体MM0的部分构成的剖视图。图4(a)表示出了与X方向正交的截面，图4(b)表示出了与Y方向正交的截面。此外，在以下的说明中，也会将沿着Z方向远离半导体衬底SB(图3)的方向表述为上，将沿着Z方向靠近半导体衬底SB的方向表述为下。

存储器集结体MM0具备：字线WL1，配置于半导体衬底SB侧，沿着X方向延伸；位线BL，相对于该字线WL1对向配置于与半导体衬底SB相反之侧，且沿着Y方向延伸；存储单元MC1，配置于这些字线WL1与位线BL之间；及绝缘层20，设置于多个存储单元MC1的XY方向的侧面间。

存储单元MC1是具备从字线WL1侧向位线BL侧沿着与X方向及Y方向交叉的Z方向依次积层的下部电极层21、障壁金属层22、第1电阻变化膜(PCM1)23、障壁金属层24、选择器层(SEL)25、障壁金属层26、第2电阻变化膜(PCM2)27、障壁金属层28及上部电极层29而构成。通过使第1电阻变化膜23与第2电阻变化膜27的体积(例如，Z方向的厚度及截面面积(XY方向的宽度)中的至少一者)不同，来使两者的物理特性不同。因此，在障壁金属层22、24之间的不存在第1电阻变化膜23的部分，设置有绝缘层30。此外，也可以将使第1及第2电阻变化膜23、27的体积不同这种方法取而代之，或在这种方法以外，采用使它们的材质不同的方法，来使两者的物理特性不同。

字线WL1、位线BL、下部电极层21及上部电极层29例如由钨(W)、钛(Ti)、多晶矽(Poly Si)等导电材料构成。障壁金属层22、24、26、28例如由氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等导电材料构成。另外，对于这些电极层21、29及障壁金属层22、24、26、28，也可以使用热电阻效应较高的材料，以加热第1及第2电阻变化膜23、27。选择器层25例如由pin二极管等非欧姆元件构成，该pin二极管是由p型半导体层、本征半导体层及n型半导体层构成的。绝缘层20、30例如由氧化硅(SiO₂)、氮化硅(Si₃N₄)等绝缘体构成。

第1及第2电阻变化膜23、27例如由含有锗(Ge)、锑(Sb)及碲(Te)的Ge-Sb-Te系(GST系)、含有铟(In)、锑(Sb)及碲(Te)的In-Sb-Te系(IST系)合金等硫属化物材料形成。

所述第1及第2电阻变化膜23、27通过熔融温度以上的加热与急速冷却而成为非晶状态(重设状态：高电阻状态)。另外，第1及第2电阻变化膜23、27通过加热至低于熔融温度且高于结晶温度的温度，然后缓慢地冷却，而成为结晶状态(设置状态：低电阻状态)。此外，在这个实施方式中，第1电阻变化膜23的电阻值大于第2电阻变化膜27的电阻值，第1电阻变化膜23的熔融温度及结晶温度小于第2电阻变化膜27的熔融温度及结晶温度，但也可以使这些关系反过来。

[存储单元的特性]

其次，对本实施方式中的存储单元MC1的物理特性进行说明。此外，在以下的说明中，有时会将第1电阻变化膜23称为“PCM1”，将第2电阻变化膜27称为“PCM2”，将这些PCM1、PCM2为低电阻状态(第1状态、第3状态)的情况称为“LRS”，将它们为高电阻状态(第2状态、第4状态)的情况称为“HRS”。

图5是表示存储单元MC1的电流电压特性的曲线图。横轴表示对存储单元MC1施加的电压值，纵轴表示在存储单元MC1中流通的电流值。此外，纵轴的电流值是对数刻度(logI)。

如图5所示，若使流向存储单元MC1的电流从0增加至第1电流I1，则在存储单元MC1的两端出现的电压在PCM1为LRS时从0增加至第1电压V1，在PCM1为HRS时从0增加至大于第1电压V1的第2电压V2。此外，如上所述，PCM1的电阻值大于PCM2的电阻值，因此流向存储单元MC1的电流由PCM1的电阻值大致决定。

在PCM1为HRS的情况下，若流向存储单元MC1的电流达到第1电流I1，所施加的电压达到第1电压V1，则在存储单元MC1的两端出现的电压急遽地减少。将这种现象称为“急速折回”。将在PCM1为HRS时发生第1急速折回P1的电流I1及电压V1称为“第1阈值电流Ith1”及“第1阈值电压Vth1”。

其次，若使流向存储单元MC1的电流从第1电流I1增加至第2电流I2，则在存储单元MC1的两端出现的电压在PCM2为LRS时降低至小于第2电压V2的第3电压V3，在PCM2为HRS时增加至大于第2电压V2的第4电压V4。此外，这时PCM1成为低电阻状态，因此流向存储单元MC1的电流由PCM2的电阻值大致决定。

在PCM2为HRS的情况下，若流向存储单元MC1的电流达到第2电流值I2，所施加的电压达到第4电压V4，则PCM2发生第2急速折回P2，从而在存储单元MC1的两端出现的电压急遽地减少。将该电流I2及电压V4称为“第2阈值电流Ith2”及“第2阈值电压Vth2”。

此外，PCM1、PCM2都为LRS时的电流电压特性大致等于选择器层25的电流电压特性。换句话来讲，图5所示的存储单元MC1的特性成为选择器层25的电流电压特性与PCM1、PCM2的电流电压特性重叠起来所得的特性。像这个例子一样，视选择器层25的电流电压特性，在PCM2为LRS时，也有可能会表现出沿着负倾斜度发展的行为。

若流向存储单元MC1的电流超过第2电流I2，则在指定的区域将指定的电流供给图案赋予给存储单元MC1，由此设置或重设PCM1、PCM2。从第1设置电流Iset1至第1重设电流Ireset1成为区域A，从第1重设电流Ireset1至第2设置电流Iset2成为区域B，从第2设置电流Iset2至第2重设电流Ireset2成为区域C，超过第2重设电流Ireset2则成为区域D。在区域A中，通过指定的电流供给图案，使PCM1结晶(设置)。在区域B中，通过指定的电流供给图案，使PCM1非晶化(重设)。在区域C中，通过指定的电流供给图案，使PCM2结晶(设置)。在区域D中，通过指定的电流供给图案，使PCM2非晶化(重设)。

图6是表示存储单元MC1中存储的2比特数据与电流电压特性曲线的关系的图。各数据与特性曲线的关系如下所述。

(1)数据“00”

在PCM1为HRS，PCM2为HRS的情况下，对应于数据“00”。电流电压特性形成为PCM1及PCM2都经历急速折回的实曲线。

(2)数据“01”

在PCM1为HRS，PCM2为LRS的情况下，对应于数据“01”。电流电压特性形成为只有PCM1经历急速折回的实曲线。

(3)数据“10”

在PCM1为LRS，PCM2为HRS的情况下，对应于数据“10”。电流电压特性形成为只有PCM2经历急速折回的实曲线。

(4)数据“11”

在PCM1为LRS，PCM2为LRS的情况下，对应于数据“11”。电流电压特性形成为PCM1及PCM2都不经历急速折回的实曲线。

[读出动作]

其次，对利用所述电流电压特性而实施的存储单元的读出动作进行说明。

图7是表示控制电路16(图1)中的读出动作的流程图。图8表示的是，在读出动作时对存储单元MC1施加的电压及与流向存储单元MC1的电流进行比较的参考电流的波形。图9表示出了读出动作与存储单元MC1的电流电压特性的关系。

读出动作包含从时刻t0至时刻t1的第1期间T1、及从时刻t1至时刻t2的第2期间T2这两个阶段的动作。

在第1期间T1，对存储单元MC1施加第1读出电压Vread1(S1)，并将流向存储单元MC1的读出电流Iread与第1参考电流Iref1加以比较(S2)。这里，第1读出电压Vread1被设定为满足V1＜Vread1＜Vth1(＝V2)。另外，第1参考电流Iref1被设定为与第1电流I1(＝Ith1)大致相等。若Iread＞Iref1，则断定PCM1为LRS(S3)，若Iread≦Iref1，则断定PCM1为HRS(S4)。

断定PCM1为LRS的情况下，在接下来的第2期间T2，使对存储单元MC1施加的电压依然维持为第1读出电压Vread1，并将读出电流Iread与第2参考电流Iref2加以比较(S5)。这里，第2参考电流Iref2被设定为与第2电流I2(＝Ith2)大致相等。若Iread＞Iref2，则断定PCM2为LRS(S6)，若Iread≦Iref2，若断定PCM2为HRS(S7)。

另一方面，断定PCM1为HRS的情况下，在第2期间T2，使对存储单元MC1施加的电压增加至第2读出电压Vread2(S8)，并将读出电流Iread与第2参考电流Iref2加以比较(S9)。这里，第2读出电压Vread2被设定为满足Vth1(＝V2)＜Vread2＜Vth2(＝V4)。若Iread＞Iref2，则断定PCM2为LRS(S10)，若Iread≦Iref2，则断定PCM2为HRS(S11)。

图10表示出了可以在这种读出动作中使用的读出电路的一个例子。经由选择开关41，对字线WL施加电压VWL。另一方面，对位线BL大致施加对箝位晶体管43的栅极所施加的箝位电压Vclamp。通过改变箝位电压Vclamp，而对连接于字线WL与位线BL之间的存储单元MC1，施加第1读出电压Vread1或第2读出电压Vread2。流向存储单元MC1的读出电流Iread经由选择开关42及箝位晶体管43，流向NMOS晶体管44。NMOS晶体管44连同NMOS晶体管45一起构成电流镜电路。在NMOS晶体管45的漏极侧，串联连接着定电流源46。通过定电流源46，向NMOS晶体管45流通第1参考电流Iref1或第2参考电流Iref2，因此NMOS晶体管45的漏极侧的电压VD在Iread＞Iref1或Iref2时降低，在Iread≦Iref1或Iref2时增加。利用比较器47将该电压VD与基准电压Vref加以比较，从而输出比较结果Vout。

[效果]

在使用由电阻值不同的两种相变膜等电阻变化膜串联连接而成的存储单元，来读出数据的情况下，一般来讲，要对在施加固定的电压或流通固定的电流的状态下观测到的四种电流或电压进行判别。但若采用这种方法，则要进行电流轴或电压轴等单轴方向上的4个阶段的判定，因此容易产生读出错误。

鉴于这一点，根据第1实施方式的半导体存储装置，着眼于由发生急速折回的阈值电压及阈值电流不同的2个电阻变化膜23、27串联连接而构成的存储单元MC1的电流电压特性，利用电压轴与电流轴两者，进行各轴上的2个阶段的数据判别。因此，有比起所述的一般方法，不易产生读出错误的效果。

[写入动作]

图11A及图11B表示的是电流供给图案，该电流供给图案表示第1实施方式的半导体存储装置的写入动作。

(1)数据“00”的写入

在写入数据“00”(PCM1：HRS，PCM2：HRS)的情况下，如图11A(a)所示，在时刻t0，向超过第2重设电流Ireset2的区域D，流通写入电流Iprog，使PCM2成为熔融状态。这时，因为PCM1的熔点低于PCM2的熔点，所以PCM1也同时成为熔融状态。在时刻t1，使电流值急遽地下降，由此将PCM1、PCM2急速冷却，使之成为非晶状态。从而，PCM1、PCM2都成为HRS。

(2)数据“01”的写入

在写入数据“01”(PCM1：HRS，PCM2：LRS)的情况下，如图11A(b)所示，在时刻t0，向超过第2设置电流Iset2的区域C，流通写入电流Iprog，使PCM2成为结晶状态。这时，因为PCM1的熔点低于PCM2的结晶温度，所以PCM1成为熔融状态。在时刻t2之前，使写入电流Iprog先缓慢后急遽地下降，由此使PCM1成为非晶状态，使PCM2成为结晶状态。从而，PCM1成为HRS，PCM2成为LRS。

(3)数据“10”的写入

在写入数据“10”(PCM1：LRS，PCM2：HRS)的情况下，如图11B(c)所示，在时刻t0，向超过第2重设电流Ireset2的区域D，流通写入电流Iprog，使PCM2成为熔融状态。这时，因为PCM1的熔点低于PCM2的熔点，所以PCM1也同时成为熔融状态。其次，在时刻t1，使写入电流Iprog急遽地下降至第1重设电流Ireset1以下的区域A。由此，将PCM2急速冷却，使之成为非晶状态。若在该状态下，将写入电流Iprog保持为区域A的电流值，并在时刻t3之前使电流缓慢地下降，则PCM1结晶。从而，PCM1成为LRS，PCM2成为HRS。

(4)数据“11”的写入

在写入数据“11”(PCM1：LRS，PCM2：LRS)的情况下，如图11B(d)所示，在时刻t0，向超过第2设置电流Iset2的区域C，流通写入电流Iprog，在时刻t2之前，使电流值缓慢地下降，由此使PCM2成为结晶状态。这时，因为PCM1的熔点低于PCM2的结晶温度，所以PCM1成为熔融状态。在时刻t2，使写入电流Iprog的电流值下降至超过第1设置电流Iset1的区域A的电流值。在时刻t3之前，使电流值更加缓慢地下降，由此使PCM1结晶。从而，PCM1、PCM2都成为LRS。

如上所述，根据本实施方式的半导体存储装置，将PCM1、PCM2的不同熔点及结晶温度考虑在内，设定由四种电流值组合而成的四种电流图案，将这些电流图案供给至存储单元MC1，由此能够将四种不同状态写入存储单元MC1中。

[第2实施方式]

图12是表示第2实施方式的半导体存储装置的存储单元MC1'的构成的剖视图。

第1实施方式是使用2个电阻变化膜23、27的2比特MLC(Multi Level Cell，多层单元)，但在第2实施方式中，表示的是使用3个电阻变化膜的3比特TLC(Triple Level Cell，三层单元)的例子。

如图12所示，本实施方式的半导体存储装置中的存储单元MC1'是具备从字线WL1侧向位线BL侧依次积层的下部电极层51、障壁金属层52、第1电阻变化膜(PCM1)53、障壁金属层54、选择器层(SEL)55、障壁金属层56、第2电阻变化膜(PCM2)57、障壁金属层58、中间电极层59、障壁金属层60、第3电阻变化膜(PCM3)61、障壁金属层62及上部电极层63而构成。

通过使第1电阻变化膜53、第2电阻变化膜57及第3电阻变化膜61的体积(例如，Z方向的厚度及截面面积(XY方向的宽度)中的至少一者)互不相同，来使三者的物理特性不同。因此，在障壁金属层52、54之间的不存在第1电阻变化膜53的部分、及障壁金属层56、58之间的不存在第2电阻变化膜57的部分，分别设置有绝缘层64、66。此外，也可以将使第1、第2及第3电阻变化膜53、57、61的体积不同这种方法取而代之，或在这种方法以外，采用使它们的材质不同的方法，来使三者的物理特性不同。

[存储单元的物理特性与读出动作]

其次，对本实施方式中的存储单元MC1'的物理特性与读出动作进行说明。此外，在以下的说明中，有时会将第1电阻变化膜53称为“PCM1”，将第2电阻变化膜57称为“PCM2”，将第3电阻变化膜61称为“PCM3”，将这些PCM1、PCM2、PCM3为低电阻状态的情况称为“LRS”，将它们为高电阻状态的情况称为“HRS”。

图13是表示存储单元MC1'的电流电压特性的曲线图。除了在第1实施方式的存储单元MC1中发生的第1及第2急速折回P1、P2以外，在本实施方式中，还会发生PCM3的第3急速折回P3。这里，将发生第3急速折回P3的电流值及电压值称为“第3阈值电流Ith3”及“第3阈值电压Vth3”。它们与第1、第2阈值电流Ith1、Ith2及第1、第2阈值电压Vth1、Vth2的关系如下所述：

Ith1＜Ith2＜Ith3

Vth1＜Vth2＜Vth3。

其次，基于图14，对读出动作进行说明。

首先，如(a)所示，对存储单元MC1'施加第1读出电压Vread1，并将流向存储单元MC1'的读出电流Iread与第1参考电流Iref1加以比较。这里，第1读出电压Vread1被设定为满足V1＜Vread1＜Vth1。另外，第1参考电流Iref1被设定为与第1阈值电流Ith1大致相等。若Iread＞Iref1，则断定PCM1为LRS，若Iread≦Iref1，则断定PCM1为HRS。

如(b)所示，在断定PCM1为LRS的情况下，使对存储单元MC1'施加的电压依然维持为第1读出电压Vread1，并将读出电流Iread与第2参考电流Iref2加以比较。这里，第2参考电流Iref2被设定为与第2阈值电流Ith2大致相等。若Iread＞Iref2，则断定PCM2为LRS，若Iread≦Iref2，则断定PCM2为HRS。

另一方面，如(c)所示，在断定PCM1为HRS的情况下，使对存储单元MC1'施加的电压增加至第2读出电压Vread2，并将读出电流Iread与第2参考电流Iref2加以比较。这里，第2读出电压Vread2被设定为满足Vth1＜Vread2＜Vth2。若Iread＞Iref2，则断定PCM2为LRS，若Iread≦Iref2，则断定PCM2为HRS。

如(d)所示，在断定PCM1、PCM2都为LRS的情况下，使对存储单元MC1'施加的电压依然维持为第1读出电压Vread1，并将读出电流Iread与第3参考电流Iref3加以比较。这里，第3参考电流Iref3被设定为与第3阈值电流Ith3大致相等。若Iread＞Iref3，则断定PCM3为LRS，若Iread≦Iref3，则断定PCM3为HRS。

如(e)所示，在断定PCM1为LHS，PCM2为HRS的情况下，使对存储单元MC1'施加的电压增加至第3读出电压Vread3，并将读出电流Iread与第3参考电流Iref3加以比较。这里，第3读出电压Vread3被设定为满足Vth2＜Vread3＜Vth3。若Iread＞Iref3，则断定PCM3为LRS，若Iread≦Iref3，则断定PCM3为HRS。

如(f)所示，在断定PCM1为HRS，PCM2为LRS的情况下，使对存储单元MC1'施加的电压依然维持为第2读出电压Vread2，并将读出电流Iread与第3参考电流Iref3加以比较。若Iread＞Iref3，则断定PCM3为LRS，若Iread≦Iref3，则断定PCM3为HRS。

如(g)所示，在断定PCM1、PCM2都为HRS的情况下，使对存储单元MC1'施加的电压增加至第3读出电压Vread3，并将读出电流Iread与第3参考电流Iref3加以比较。若Iread＞Iref3，则断定PCM3为LRS，若Iread≦Iref3，则断定PCM3为HRS。

[效果]

如上所述，根据第2实施方式的半导体存储装置，着眼于由发生急速折回的阈值电压及阈值电流不同的3个电阻变化膜53、57、61串联连接而构成的存储单元MC1'的电流电压特性，利用电压轴与电流轴两者，进行各轴上的3个阶段的数据判别。因此，有比起单轴方向上的9个阶段的判别，尤其不易产生读出错误的效果。

[第3实施方式]

图15～图19是用来说明第3实施方式的半导体存储装置的图。第3实施方式是将第1实施方式的存储单元MC1应用于TCAM(Ternary Content Addressable Memory：三态内容寻址存储器)的例子。在TCAM中，同时搜索检索数据与存储数据，而输出一致的地址。

图15是表示TCAM单元的构成的电路图。源极连接于检索线SLp的PMOS晶体管71、73的栅极共通连接，并且连接于PMOS晶体管71的漏极，而构成电流镜电路。在PMOS晶体管71的漏极，连接着电流源72。PMOS晶体管73的漏极经由与第1实施方式相同的存储单元74，连接于检索线SLr。PMOS晶体管73的漏极连接于NMOS晶体管75的栅极。NMOS晶体管75的漏极连接于匹配线ML，源极连接于检索线SLn。

图16表示出了存储单元74的电流电压特性。此外，第1参考电流Iref1被设定为小于第1阈值电流Ith1的电流值，第2参考电流Iref2被设定为大于第1参考电流Ireef1且小于第2阈值电流Ith2的电流值。从电流源72流通第1参考电流Iref1时，存储单元74的两端的电压在PCM1为HRS时比在PCM1为LRS时大。另外，从电流源72流通第2参考电流Iref2时，存储单元74的两端的电压在PCM2为HRS时比在PCM2为LRS时大。通过它们的电压差，PMOS晶体管73与存储单元74的连接点A的电压被切换成高电平或低电平，因此NMOS晶体管75被切换成接通状态或断开状态。

图17表示出了PCM1、PCM2的状态与存储数据的对应关系。在PCM1、PCM2都为LRS时，对应于数据“X”(Don't care(忽略))。在PCM1为LRS，PCM2为HRS时，对应于数据“0”。在PCM1为HRS，PCM2为LRS时，对应于数据“1”。不使用PCM1、PCM2都为HRS的状态(“N/A”(NotApplicable，不适用))。

在这种TCAM单元中，例如，如图18所示，对检索线SLp、SLn分别施加电源电压VDD、接地电压VSS，对检索线SLr施加读出电压Vread，向电流源72流通第2参考电流Iref2，以作为检索数据“1”的检索电流Iserch1。此外，读出电压Vread例如被设定为将PCM1、PCM2都为LRS时在存储单元74的两端出现的电压抵消，从而使NMOS晶体管75不会接通这种程度的电压值。在存储单元74中保存着数据“1”的情况下，因为PCM2为LRS，所以点A的电压成为低电平，NMOS晶体管75成为断开状态。结果，匹配线ML的电压维持预充电压，因此成为“数据一致”状态。

另一方面，若向电流源72流通第1参考电流Iref1，以作为检索数据“0”的检索电流Iserch0，则在存储单元74中保存着数据“1”的情况下，因为PCM1为HRS，所以点A的电压成为高电平，NMOS晶体管75成为接通状态。结果，匹配线ML的电压被放电，因此成为“数据不一致”状态。

此外，在存储单元74中保存着数据“0”的情况下，检索电流Iserch0下成为“数据一致”状态，检索电流Iserch1下成为“数据不一致”状态。另外，在存储单元74中保存着数据“X”的情况下，无论流通检索电流Iserch0、Iserch1中的哪一个，都成为“数据一致”状态。

图19是表示这种TCAM的具体构成的电路图。

与参考数据进行比较的数据存储于与相同的匹配线MLi(i＝0、1、…，以下同样如此)及检索线SLpi连接的TCAM单元集合。在构成TCAM单元的电流镜电路的PMOS晶体管71、73之间，连接着开关77。沿着与匹配线MLi及检索线SLi交叉的方向排列的多个TCAM单元中，PMOS晶体管73的栅极共通连接，存储单元74的读出电压Vread赋予端共通连接。在PMOS晶体管73的共通连接点与接地端(VSS)之间，连接着NMOS晶体管78。存储单元74的共通连接端经由NMOS晶体管76被赋予电压。另外，存储单元74的共通连接端经由NMOS晶体管79连接于感测放大器80的输入端。

[写入动作]

在向存储单元74写入数据时，对每一TCAM单元集合都要进行写入动作。对与被选择的TCAM单元集合连接的检索线SLpi施加电压VDD，对与非选择的TCAM单元集合连接的检索线SLpj(j≠i，以下同样如此)施加电压VSS。使NMOS晶体管76接通，对存储单元74的一端施加写入电压Vwrite。使开关77接通。然后，对被选择的TCAM单元的每一存储单元74，驱动电流源72，以与使用图11A、11B所说明的写入数据相应的电流图案进行写入。

[检索动作]

在进行检索动作的情况下，对所有匹配线ML预充电压Vprchg。对所有检索线SLp施加电压VDD。使NMOS晶体管76接通，对存储单元74的一端施加读出电压Vread。使开关77接通。然后，从电流源72向每一存储单元，供给与检索数据对应的检索电流Iserch0、Iserch1。结果，只有与和所有参考数据都一致的TCAM单元集合连接的匹配线ML维持为电压Vprchg，与存在哪怕1个不一致的TCAM单元的集合连接的匹配线ML成为0电平。由此，一致的匹配线被作为地址数据而输出。

[读出动作]

在读出数据的情况下，对每一TCAM单元集合都要进行读出动作。对与被选择的TCAM单元集合连接的检索线SLpi施加电压VDD，对与非选择的TCAM单元集合连接的检索线SLpj施加电压VSS。使NMOS晶体管78接通，使PMOS晶体管73接通。使开关77断开。使NMOS晶体管79接通，将存储单元74的一端连接于电压VDD，将另一端连接于感测放大器80。从而将存储单元74的数据经由感测放大器80读出。

如上所述，根据本实施方式，能够实现比起使用SRAM单元的以往TCAM，构成更加简易的TCAM。

此外，所述例子中，在PCM1、PCM2都为LRS时，对应于数据“X”，在PCM1为LRS，PCM2为HRS时，对应于数据“0”，在PCM1为HRS，PCM2为LRS时，对应于数据“1”。但也可以变更图15所示的电路，而在PCM1、PCM2都为HRS时，对应于数据“X”，在PCM1为HRS，PCM2为LRS时，对应于数据“0”，在PCM1为LRS，PCM2为HRS时，对应于数据“1”。

以上，对若干实施方式进行了说明，但这些实施方式只是作为例子而提出，并非意图限定发明的范围。这些新颖的实施方式可以采用其他各种方式来实施，在不脱离发明主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围及主旨中，并且包含于权利要求书所记载的发明及其均等的范围内。

[备注]

在本说明书中，例如对下述事项进行了说明。

[事项1]

一种半导体存储装置，其由第1至第n(n为2以上的整数)电阻变化元件串联连接而构成，该第1至第n电阻变化元件能够在低电阻状态与电阻值比该低电阻状态高的高电阻状态之间变化；且

在使流通的电流值增加时，发生n次急速折回，

流通的电流值越大，则发生各急速折回的阈值电压越大。

[事项2]

一种半导体存储装置，其具备存储单元，

该存储单元具有：

第1电阻变化元件，能够在第1状态与电阻值比所述第1状态高的第2状态之间变化；及

第2电阻变化元件，与所述第1电阻变化元件串联连接，能够在第3状态与电阻值比所述第3状态高的第4状态之间变化；且

所述存储单元

在第1阈值电流及第1阈值电压下，发生第1急速折回，

在大于所述第1阈值电流的第2阈值电流、及大于所述第1阈值电压的第2阈值电压下，发生第2急速折回。

[事项3]

根据事项2的半导体存储装置，其中

关于向所述存储单元流通小于所述第1阈值电流的第1电流时的所述存储单元的两端的电压，在所述第1电阻变化元件为所述第1状态时，其为第1电压，在所述第1电阻变化元件为所述第2状态时，其为大于所述第1电压且小于所述第1阈值电压的第2电压；且

关于向所述存储单元流通大于所述第1阈值电流且小于所述第2阈值电流的第2电流时的所述存储单元的两端的电压，在所述第2电阻变化元件为所述第3状态时，其为第3电压，在所述第2电阻变化元件为所述第4状态时，其为大于所述第3电压且小于所述第2阈值电压的第4电压。

[事项4]

一种半导体存储装置的数据读出方法，其为事项3的半导体存储装置的数据读出方法，

在对所述存储单元施加第1读出电压时，检测流向所述存储单元的第1读出电流，该第1读出电压大于在所述第1电阻变化元件为所述第1状态之下流通所述第1阈值电流时的所述存储单元的两端的电压，且小于所述第1阈值电压；且

在所述第1读出电流大于与所述第1阈值电流大致相等的第1参考电流的情况下，断定所述第1电阻变化元件为所述第1状态，而依然对所述存储单元施加所述第1读出电压，并将所述第1读出电流与大致等于所述第2阈值电流的第2参考电流加以比较，在所述第1读出电流大于所述第2参考电流的情况下，断定所述第2电阻变化元件为所述第3状态，在所述第1读出电流为所述第2参考电流以下的情况下，断定所述第2电阻变化元件为所述第4状态；

在所述第1读出电流为所述第1参考电流以下的情况下，断定所述第1电阻变化元件为所述第2状态，而对所述存储单元施加大于所述第1阈值电压且小于所述第2阈值电压的第2读出电压，并检测流向所述存储单元的第2读出电流，在所述第2读出电流大于所述第2参考电流的情况下，断定所述第2电阻变化元件为所述第3状态，在所述第2读出电流为所述第2参考电流以下的情况下，断定所述第2电阻变化元件为所述第4状态。

[事项5]

一种半导体存储装置的数据读出方法，其为事项3的半导体存储装置的数据读出方法，

检测向所述存储单元流通小于所述第1阈值电流的第1参考电流时在所述存储单元的两端出现的第1读出电压，在所述第1读出电压为第5电压时，断定所述第1电阻变化元件为所述第1状态，在所述第1读出电压为大于所述第5电压的第6电压时，断定所述第1电阻变化元件为所述第2状态，

检测向所述存储单元流通大于所述第1阈值电流且小于所述第2阈值电流的第2参考电流时在所述存储单元的两端出现的第2读出电压，在所述第2读出电压为第7电压时，断定所述第2电阻变化元件为所述第3状态，在所述第2读出电压为大于所述第7电压的第8电压时，断定所述第2电阻变化元件为所述第4状态。

[事项6]

一种半导体存储装置的数据读出方法，其为事项3的半导体存储装置的数据读出方法，

所述存储单元构成三态内容寻址存储器(TCAM)，且

对所述第1状态及所述第4状态(或第2状态及第3状态)分配第1数据(“0”)，对所述第2状态及所述第3状态(或第1状态及第4状态)分配第2数据(“1”)，对所述第1状态及所述第3状态(或第2状态及第4状态)分配第3数据(“X”)，

在检测与所述第1数据的一致/不一致时，检测向所述存储单元流通小于所述第1阈值电流的第1参考电流时在所述存储单元的两端出现的第1读出电压，在所述第1读出电压为第5电压时，断定它们一致(或不一致)，在所述第1读出电压为大于所述第5电压的第6电压时，断定它们不一致(或一致)，

在检测与所述第2数据的一致/不一致时，检测向所述存储单元流通大于所述第1阈值电流且小于所述第2阈值电流的第2参考电流时在所述存储单元的两端出现的第2读出电压，在所述第2读出电压为第7电压时，断定它们一致(或不一致)，在所述第2读出电压为大于所述第7电压的第8电压时，断定它们不一致(或一致)。

[事项7]

一种半导体存储装置的数据写入方法，其为事项3的半导体存储装置的数据写入方法，

所述第1电阻变化元件通过流通第1设置电流而被设置为所述第1状态，通过流通大于所述第1设置电流的第1重设电流而被重设为所述第2状态，

所述第2电阻变化元件通过流通大于所述第1重设电流的第2设置电流而被设置为所述第3状态，通过流通大于所述第2设置电流的第2重设电流而被重设为所述第4状态。

[事项8]

根据事项7的半导体存储装置的数据写入方法，其中

通过向所述存储单元流通所述第2重设电流，而将所述第1电阻变化元件设定为所述第2状态，将所述第2电阻变化元件设定为所述第4状态，

通过向所述存储单元流通所述第2设置电流，而将所述第1电阻变化元件设定为所述第2状态，将所述第2电阻变化元件设定为所述第3状态，

通过向所述存储单元流通所述第2重设电流后再流通所述第1设置电流，而将所述第1电阻变化元件设定为所述第1状态，将所述第2电阻变化元件设定为所述第4状态，

通过向所述存储单元流通所述第2设置电流后再流通所述第1设置电流，而将所述第1电阻变化元件设定为所述第1状态，将所述第2电阻变化元件设定为所述第3状态。

[事项9]

根据事项1～3中任一项的半导体存储装置，其中

所述第1及第2电阻变化元件包含沿着积层方向设置的第1及第2电阻变化膜，且

所述存储单元包含沿着积层方向设置的所述第1及第2电阻变化膜、以及选择器层。

[事项10]

根据事项9的半导体存储装置，其中

关于所述第1及第2电阻变化膜，体积及材质中的至少一者不同。

[符号的说明]

11 存储单元阵列

20、30、64、65 绝缘层

21、51 下部电极层

25、55 选择器层

59 中间电极层

23、53 第1电阻变化膜

27、57 第2电阻变化膜

61 第3电阻变化膜

29、63 上部电极层

BL 位线

WL1、WL2 字线

MC1、MC2、MC1' 存储单元