一种具有低运算量特性的卫星导航信号捕获装置及方法
阅读说明：本技术 一种具有低运算量特性的卫星导航信号捕获装置及方法 (Satellite navigation signal capturing device and method with low operand characteristic ) 是由 赵鹏 苏畅 马力 于 2021-11-09 设计创作，主要内容包括：本发明公开了一种具有低运算量特性的卫星导航信号捕获装置及方法。装置包括数据缓存模块,用于数据单路串行写入和双路奇偶并行读出；伪码缓存模块,用于伪码单路串行写入和双路奇偶并行读出；偶数据相关运算模块,用于偶数据和偶伪码的并行相关运算；奇数据相关运算模块,用于奇数据和奇伪码的并行相关运算；偶相关值后处理模块,用于偶相关值的运算、时频转换、包络累加、取大判决,输出偶相关的捕获结果；奇相关值后处理模块,用于奇相关值的运算、时频转换、包络累加、取大判决,输出奇相关的捕获结果；判决模块,用于比较偶相关值后处理模块和奇相关值后处理模块的结果,并输出最终捕获结果。本发明所需进行的运算量降低一半,节省逻辑资源。(The invention discloses a satellite navigation signal capturing device and method with low operand characteristic. The device comprises a data cache module, a data read-in module and a data read-out module, wherein the data cache module is used for single-path serial write-in and double-path odd-even parallel read-out of data; the pseudo code cache module is used for pseudo code single-path serial writing and double-path odd-even parallel reading; the even data correlation operation module is used for parallel correlation operation of the even data and the even pseudo code; the odd data correlation operation module is used for parallel correlation operation of odd data and odd pseudo codes; the even correlation value post-processing module is used for calculating the even correlation value, performing time-frequency conversion, performing envelope accumulation, taking a large judgment and outputting a capture result of the even correlation; the odd correlation value post-processing module is used for computing odd correlation values, performing time-frequency conversion, performing envelope accumulation, taking large judgment and outputting odd correlation capture results; and the judgment module is used for comparing the results of the even correlation value post-processing module and the odd correlation value post-processing module and outputting a final capture result. The invention reduces the operation amount by half and saves logic resources.)
技术领域
本发明涉及卫星导航技术领域，更具体地说，特别涉及一种具有低运算量特性的卫星导航信号捕获装置及方法。
背景技术
导航接收机的小型化发展趋势要求接收机具备更低的功耗，而需要大量计算的捕获模块是接收机功耗的重要组成部分。基于时频结合的分段相干导航信号捕获算法由于其优异的性能在实际应用中得到了广泛使用，该算法包括数据和伪码分段相关、时频转换、后积累、结果判决等过程。申请号202110519630.X公开了基于时分复用技术的卫星导航信号捕获系统及方法，采用时分复用技术，如图1所示，通过提高处理时钟频率，能够成倍地减小所需的相关累加器个数，降低捕获模块的逻辑资源，其所设计的捕获系统数据速率为2倍伪码码率，基于延迟单元、累加器构成的相关运算单元中任意相邻的两个累加器相差半个码片的伪码相位，奇偶半码片伪码完全相同，即每两个相邻累加器存在重复计算的情况，因此，处理时钟频率的提高也会带来功耗的增加和芯片布局布线的难度。为此，确有必要开发一种具有低运算量特性的卫星导航信号捕获装置。
发明内容
本发明的目的在于提供一种具有低运算量特性的卫星导航信号捕获装置及方法，以克服现有技术所存在的缺陷。
为了达到上述目的，本发明采用的技术方案如下：
一种具有低运算量特性的卫星导航信号捕获装置，包括：
数据缓存模块，用于数据单路串行写入和双路奇偶并行读出；
伪码缓存模块，用于伪码单路串行写入和双路奇偶并行读出；
偶数据相关运算模块，用于偶数据和偶伪码的并行相关运算；
奇数据相关运算模块，用于奇数据和奇伪码的并行相关运算；
偶相关值后处理模块，用于偶相关值的运算、时频转换、包络累加、取大判决，输出偶相关的捕获结果；
奇相关值后处理模块，用于奇相关值的运算、时频转换、包络累加、取大判决，输出奇相关的捕获结果；及
判决模块，用于比较偶相关值后处理模块和奇相关值后处理模块的结果，并输出最终捕获结果，所述最终捕获结果包括最大包络值、包络均值、多普勒和伪码相位；
所述数据缓存模块的输出偶数据、伪码缓存模块的输出偶伪码均与偶数据相关运算模块连接，所述数据缓存模块的输出奇数据、伪码缓存模块的输出奇伪码均与奇数据相关运算模块连接，所述偶数据相关运算模块和奇数据相关运算模块均与偶相关值后处理模块连接，偶数据相关运算模块和奇数据相关运算模块还均与奇相关值后处理模块连接，所述偶相关值后处理模块和奇相关值后处理模块均与判决模块连接。
进一步地，所述偶数据相关运算模块包括依次连接的第一延迟单元和第一累加器，相邻第一累加器之间的相位差相差一个码片，所述数据缓存模块的输出偶数据与第一累加器连接，所述伪码缓存模块的输出偶与第一延迟单元、第一累加器均连接。
进一步地，所述奇数据相关运算模块包括依次连接的第二延迟单元和第二累加器，相邻第二累加器之间的相位差相差一个码片，所述数据缓存模块的输出奇数据与第二累加器连接，所述伪码缓存模块的输出奇伪码与第二延迟单元、第二累加器均连接。
进一步地，所述偶相关值后处理模块包括依次连接的第一复用器、第一加法器、第一相关缓存单元、第一时频转换单元、第一包络缓存单元和第一取大判决单元。
进一步地，所述奇相关值后处理模块包括依次连接的第二复用器、第二加法器、第二相关缓存单元、第二时频转换单元、第二包络缓存单元和第二取大判决单元。
本发明还提供一种根据上述的具有低运算量特性的卫星导航信号捕获装置的方法，包括以下步骤：
S1、将数据单路串行写入所述数据缓存模块中，将伪码单路串行写入所述伪码缓存模块中；
S2、将数据缓存模块的输出偶数据和伪码缓存模块的输出偶伪码输入偶数据相关运算模块进行并行相关运算；
S3、将数据缓存模块的输出奇数据和伪码缓存模块的输出奇伪码输入奇数据相关运算模块进行并行相关运算；
S4、通过偶相关值后处理模块进行偶相关值的运算、时频转换、包络累加、取大判决，输出偶相关捕获结果，通过奇相关值后处理模块进行奇相关值的运算、时频转换、包络累加、取大判决，输出奇相关捕获结果；
S5、通过判决模块比较偶相关值后处理模块的偶相关捕获结果和奇相关值后处理模块的奇相关捕获结果，并输出最终捕获结果，所述最终捕获结果包括最大包络值、包络均值、多普勒和伪码相位。
与现有技术相比，本发明的优点在于：在相同捕获性能的情况下，本发明所需进行的运算量降低了一半，所需的处理时钟频率减小一半，能够显著降低捕获模块的功耗，同时每个累加器所需累加的次数也减小一半，使累加器的位数减小1bit，能够节省逻辑资源。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术的原理图。
图2是本发明具有低运算量特性的卫星导航信号捕获装置的原理图。
图3是本发明中数据缓存模块的数据写入读出示意图。
图4是本发明中伪码缓存模块的数据写入读出示意图。
图5是本发明中数据相关运算模块的时序图。
图6是本发明中偶相关值后处理模块的结构图。
图7是本发明中奇相关值后处理模块的结构图。
具体实施方式
下面结合附图对本发明的优选实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
设置2倍伪码码率的数据为d(n), 2倍伪码码率的伪码为c(n)，相邻的两个半码码片相同，如下：
c(0)=c(1), c(2)=c(3), ……
设分段相关值为r(k)，则：
r(0)=c(0)d(0)+c(1)d(1)+c(2)d(2)+c(3)d(3)+……
r(1)=c(0)d(1)+c(1)d(2)+c(2)d(3)+c(3)d(4)+ ……
r(2)=c(0)d(2)+c(1)d(3)+c(2)d(4)+c(3)d(5)+ ……
r(3)=c(0)d(3)+c(1)d(4)+c(2)d(5)+c(3)d(6)+ ……
由上式可见，c(1)d(1)和c(0)d(1)相同，c(1)d(2)和c(0)d(2)相同，相邻r(k)存在可以合并的计算，本发明将数据和伪码拆分成奇偶两路进行并行运算，设偶数据相关值为even(k)：
even(0)=c(0)d(0)+c(2)d(2)+c(4)d(4)+c(6)d(6)+ ……
even(1)=c(0)d(2)+c(2)d(4)+c(4)d(6)+c(6)d(8)+ ……
even(2)=c(0)d(4)+c(2)d(6)+c(4)d(8)+c(6)d(10)+ ……
even(3)=c(0)d(6)+c(2)d(8)+c(4)d(10)+c(6)d(12)+ ……
设奇数据相关值为odd(k):
odd(0)=c(1)d(1)+c(3)d(3)+c(5)d(5)+c(7)d(7)+ ……
odd(1)=c(1)d(3)+c(3)d(5)+c(5)d(7)+c(7)d(9)+ ……
odd(2)=c(1)d(5)+c(3)d(7)+c(5)d(9)+c(7)d(11)+ ……
odd(3)=c(1)d(7)+c(3)d(9)+c(5)d(11)+c(7)d(13)+ ……
则相关值r(k)可以合并成：
r(0)=c(0)d(0)+c(1)d(1)+c(2)d(2)+c(3)d(3)+ ……
=even(0)+odd(0)
r(1)=c(0)d(1)+c(1)d(2)+c(2)d(3)+c(3)d(4)+ ……
=even(1)+odd(0)
r(2)=c(0)d(2)+c(1)d(3)+c(2)d(4)+c(3)d(5)+ ……
=even(1)+odd(1)
r(3)=c(0)d(3)+c(1)d(4)+c(2)d(5)+c(3)d(6)+ ……
=even(2)+odd(1)
基于此，本发明在现有技术的基础上，利用以上描述的特有信息，将数据和伪码拆分成奇偶两部分进行独立相关运算，每个相关运算模块的累加器个数缩短1/2，每个累加器进行累加的次数减少1/2，因此总体上将运算量减小了1/2。
参阅图2所示，本实施例公开了一种具有低运算量特性的卫星导航信号捕获装置，包括：
数据缓存模块1，用于数据单路串行写入和双路奇偶并行读出，数据写入的速率为2倍伪码码率，数据读出的速率为处理时钟频率，如图3所示。
伪码缓存模块2，用于伪码单路串行写入和双路奇偶并行读出，伪码写入的速率为处理时钟频率，伪码读出的速率为处理时钟频率，如图4所示。其中，C(n)为单倍速率伪码，C(0)=c(0)=c(1)，C(1)=c(2)=c(3)，依次类推。图2中的数据缓存模块1和中伪码缓存模块2中的blk0、blk1、blk2和blk3分别为单个的缓存单元。
偶数据相关运算模块3，用于偶数据和偶伪码的并行相关运算，相邻延迟单元、累加器之间的相位相差1个码片，相邻累加器的累加结果时序图5所示，可见相邻两个累加器输出有效刚好相差1个处理时钟周期。
奇数据相关运算模块4，用于奇数据和奇伪码的并行相关运算，相邻延迟单元-累加器之间的相位相差1个码片，相邻累加器的累加结果时序如图5所示，可见相邻两个累加器输出有效刚好相差1个处理时钟周期，同时可以看出even(0)和odd(0)同时有效，even(1)和odd(1)同时有效，依次类推。
偶相关值后处理模块5，用于偶相关值的运算、时频转换、包络累加、取大判决，输出偶相关的捕获结果，如图6所示。具体为：将even(0)和odd(0)分为一组，even(1)和odd(1)分为一组，依次类推，通过复用器后输出选通的even(k)和odd(k)，依次进入加法器得到各个偶相关值，将各个偶相关值写入相关缓存单元，进行时频转换、包络累加和取大判决后，输出最大包络值、平均包络值，多普勒和伪码相位。
具体的，所述偶相关值后处理模块5包括依次连接的第一复用器、第一加法器、第一相关缓存单元、第一时频转换单元、第一包络缓存单元和第一取大判决单元。
奇相关值后处理模块6，用于奇相关值的运算、时频转换、包络累加、取大判决，输出奇相关的捕获结果，如图7所示。将even(1)和odd(0)分为一组，even(2)和odd(1)分为一组，依次类推，通过复用器后输出选通的even(k+1)和odd(k)，依次进入加法器得到各个奇相关值，将各个奇相关值写入相关缓存单元，进行时频转换、包络累加和取大判决后，输出最大包络值、平均包络值，多普勒和伪码相位。
具体的，所述奇相关值后处理模块6包括依次连接的第二复用器、第二加法器、第二相关缓存单元、第二时频转换单元、第二包络缓存单元和第二取大判决单元。
判决模块7，用于比较偶相关值后处理模块5和奇相关值后处理模块6的结果，并输出最终捕获结果，所述最终捕获结果包括最大包络值、包络均值、多普勒和伪码相位。
其中，所述数据缓存模块1的输出偶数据、伪码缓存模块2的输出偶伪码均与偶数据相关运算模块3连接，所述数据缓存模块1的输出奇数据、伪码缓存模块2的输出奇伪码均与奇数据相关运算模块4连接，所述偶数据相关运算模块3和奇数据相关运算模块4均与偶相关值后处理模块5连接，偶数据相关运算模块3和奇数据相关运算模块4还均与奇相关值后处理模块6连接，所述偶相关值后处理模块5和奇相关值后处理模块6均与判决模块7连接。
具体的，所述的偶数据相关运算模块3包括依次连接的第一延迟单元30和第一累加器31，相邻第一累加器31之间的相位差相差一个码片，所述数据缓存模块1的输出偶数据与第一累加器31连接，所述伪码缓存模块2的输出偶伪码与第一延迟单元30、第一累加器31均连接。
具体的，所述的奇数据相关运算模块4包括依次连接的第二延迟单元40和第二累加器41，相邻第二累加器41之间的相位差相差一个码片，所述数据缓存模块1的输出奇数据与第二累加器41连接，所述伪码缓存模块2的输出奇伪码与第二延迟单元40、第二累加器41均连接。
本发明提供一种具有低运算量特性的卫星导航信号捕获方法，包括以下步骤：
步骤S1、将数据单路串行写入所述数据缓存模块1中，将伪码单路串行写入所述伪码缓存模块2中；
步骤S2、将数据缓存模块1的输出偶数据和伪码缓存模块2的输出偶伪码输入偶数据相关运算模块3进行并行相关运算；
步骤S3、将数据缓存模块1的输出奇数据和伪码缓存模块2的输出奇伪码输入奇数据相关运算模块4进行并行相关运算；
步骤S4、通过偶相关值后处理模块5进行偶相关值的运算、时频转换、包络累加、取大判决，输出偶相关捕获结果，通过奇相关值后处理模块6进行奇相关值的运算、时频转换、包络累加、取大判决，输出奇相关捕获结果；
步骤S5、通过判决模块7比较偶相关值后处理模块5的偶相关捕获结果和奇相关值后处理模块6的奇相关捕获结果，并输出最终捕获结果，所述最终捕获结果包括最大包络值、包络均值、多普勒和伪码相位。
下面通过具体实施例对本发明作进一步说明。
以北斗导航系统的B3I信号捕获为例，B3I信号伪码速率为10.23Mbps，伪码周期为1ms，1个伪码周期的码片数10230，采样率设置为2倍伪码速率，即为20.46Msps，因此1个伪码周期内的采样点数为20460，取2的整幂次方倍数为20480样点。采用时频结合分段相关捕获方法，设置分段数M=10，段内点数为N=20480/10=2048，也即每段需要相关的相位点数为2048点。
所述的数据缓存模块1，数据采用2bit量化，写端口配置为深度8192，宽度为2bit；读端口配置为深度4096，宽度为4bit，也即奇偶路数据并行输出。
所述的伪码缓存模块2，伪码采用1bit量化，写端口配置为深度4096，宽度为1bit；读端口配置为深度4096，宽度为1bit，奇偶路伪码输出相同。
所述的偶数据相关运算模块3，包括延迟单元30和累加器31，累加器配置个数配置为129个。
所述的奇数据相关运算模块4，包括延迟单元40和累加器41，累加器配置个数配置为129个。
所述的偶相关值后处理模块5，一次分段相关得到128个偶相关值，时分复用8次，完成1024个偶分段相关值的运算，经过时频转换、包络累加、取大判决后输出偶相关捕获结果。
所述的奇相关值后处理模块6，一次分段相关得到128个奇相关值，时分复用8次，完成1024个奇分段相关值的运算，经过时频转换、包络累加、取大判决后输出奇相关捕获结果。
所述的判决模块7，比较偶相关值后处理模块5和奇相关值后处理模块6的结果，输出最终的捕获结果，包括最大包络值、均值、多普勒和码相位。
通过实时性分析，写入2048个数据样点所需的时长为1/20.46MHz*2048≈100us，每次相关需要读取1024+128=1152个偶/奇数据，共需1152个时钟周期，时分复用8次，共计1152*8=9216个时钟周期。所需的处理时钟最小频率为9216/100us=92.16MHz，选取工作时钟频率为100MHz即可。
通过以上描述可知，与现有技术采用的200MHz处理时钟速率相比较，在相同捕获速度的情况下，由于该装置所需进行的运算量降低了1/2，所需的处理时钟频率仅为100MHz，能够显著降低捕获模块的功耗，同时每个累加器所需累加的次数也减小1/2，因此累加器的位数减小1bit，能够节省逻辑资源。
虽然结合附图描述了本发明的实施方式，但是专利所有者可以在所附权利要求的范围之内做出各种变形或修改，只要不超过本发明的权利要求所描述的保护范围，都应当在本发明的保护范围之内。
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