具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

当对具有FJ的半导体器件施加反向偏压时，首先在肖特基结处出现电场峰值，耗尽层随着反向偏压的增大逐渐向下方FJ处延伸。肖特基结处的电场峰值随着偏压的增大而增大。当耗尽层底部到达FJ处时，FJ出现电势差，FJ的PN结构的耗尽层将继续随着外加偏压的增大向两边及下方扩展，此时在FJ和衬底之间会出现第二个电场峰值。一旦FJ之间的区域被耗尽层完全夹断，FJ上方电场分布基本不变，意味着在肖特基结处的电场峰值基本不再发生变化，FJ结构对上方肖特基结起到了保护作用。此后，反向偏压的增大将主要提升FJ底部的电场峰值，直至其达到临界击穿电场，器件发生击穿，击穿点位于FJ处。

FJ对半导体器件内部电场的调制作用，能够有效地改善传统肖特基二极管的反向耐压能力。然而，由于FJ同时出现在源区与终端区，当终端区FJ为连续型结构时，半导体器件的反向耐压特性容易受到终端区FJ的掺杂剂量的影响。

基于此，本申请实施例提供了半导体器件及半导体器件的制备方法，能够有效地降低终端区FJ为连续型结构时，终端区FJ的掺杂剂量对半导体器件的反向耐压特性的影响，避免由于终端区FJ的掺杂剂量出现偏差，导致半导体器件被过早击穿的问题。

第一方面，本申请实施例提供了一种半导体器件，参照图1，半导体器件包括：

第一电极100；第一电极可以作为阳极。

设置在第一电极100上的碳化硅衬底200；

设置在碳化硅衬底200上的外延层300；

设置在外延层300中的第一浮动区400和第二浮动区500；

第一浮动区400和第二浮动区500在外延层300中深度大致相同，即基本位于同一层；第二浮动区可以包括至少两个不同掺杂浓度的子区域；

嵌入设置在外延层中的终端区600；，终端区周缘被外延层包围且暴露终端区上表面设置；

钝化层700，钝化层位于外延层上，钝化层至少部分覆盖终端区600；

第二电极800，第二电极800位于外延层上。

在一些实施例中，第二浮动区为连续型结构，第二浮动区至少包括两个不同掺杂浓度的子区域。各个子区域的长度之和不大于第二浮动区的长度，每个子区域的厚度不大于第二浮动区的厚度。以第二浮动区包括两个子区域为例，第二浮动区包括第一子区域和第二子区域，其中，第二子区域相对于第一子区域更远离第一浮动区。在一些实施例中，第一子区域与第二子区域相邻设置，第一子区域的掺杂浓度大于第二子区域。例如，第一子区域的掺杂浓度为2×10¹⁷cm^-3，第二子区域的掺杂浓度为1×10¹⁷cm^-3。在另一些实施例中，第一子区域与第二子区域之间包括中间区域，第二浮动区的掺杂浓度从第一子区域向第二子区域降低。例如，第一子区域和第二子区域分别设置在第二浮动区的两端；第一子区域临近第一浮动区设置，第二子区域远离第一浮动区设置；第一子区域的掺杂浓度为2×10¹⁷cm^-3，第二子区域的掺杂浓度为1×10¹⁷cm^-3，中间区域的掺杂浓度为1.5×10¹⁷cm^-3。

以第二浮动区包括三个子区域为例，第二浮动区包括第一子区域、第二子区域和第三子区域，其中，三个子区域与第一浮动区的距离由近到远依次为：第一子区域、第二子区域、第三子区域。在一些实施例中，第一子区域连接第二子区域，第二子区域连接第三子区域，第二浮动区的掺杂浓度从第一子区域到第三子区域降低。例如，第一子区域的掺杂浓度为2×10¹⁷cm^-3，第二子区域的掺杂浓度为1.8×10¹⁷cm^-3，第二子区域的掺杂浓度为1.6×10¹⁷cm^-3。在另一些实施例中，第一子区域与第二子区域之间存在第一间隔区域，第二子区域连接第三子区域，第二浮动区的掺杂浓度从第一子区域到第三子区域降低。例如，第一子区域的掺杂浓度为2×10¹⁷cm^-3，第一间隔区域的掺杂浓度为1.8×10¹⁷cm^-3，第二子区域的掺杂浓度为1.6×10¹⁷cm^-3，第三子区域的掺杂浓度为1.4×10¹⁷cm^-3。在另一些实施例中，第一子区域连接第二子区域，第二子区域与第三子区域之间存在第二间隔区域，第二浮动区的掺杂浓度从第一子区域到第三子区域降低。例如，第一子区域的掺杂浓度为2×10¹⁷cm^-3，第二子区域的掺杂浓度为1.8×10¹⁷cm^-3，第二间隔区域的掺杂浓度为1.6×10¹⁷cm^-3，第三子区域的掺杂浓度为1.4×10¹⁷cm^-3。在另一些实施例中，第一子区域与第二子区域之间存在第一间隔区域，第二子区域与第三子区域之间存在第二间隔区域，第二浮动区的掺杂浓度从第一子区域到第三子区域降低。例如，第一子区域的掺杂浓度为2×10¹⁷cm^-3，第一间隔区域的掺杂浓度为1.8×10¹⁷cm^-3，第二子区域的掺杂浓度为1.6×10¹⁷cm^-3，第二间隔区域的掺杂浓度为1.4×10¹⁷cm^-3，第三子区域的掺杂浓度为1.2×10¹⁷cm^-3。

在一些实施例中，第一浮动区和第二浮动区均位于外延层中且深度相同。具体地，第一浮动区的表面与外延层的上表面的距离等于第二浮动区的表面与外延层的上表面的距离；或者，第一浮动区的表面与外延层的下表面的距离等于第二浮动区的表面与外延层的下表面的距离。其中，第一浮动区的厚度与第二浮动区的厚度可相同，也可不同。第一浮动区的长度与第二浮动区的长度可相同，也可不同。第一浮动区与第二浮动区可连接在一起形成连续型结构，也可分离开形成两个浮岛结构。在一些实施例中，第一浮动区可包括一个或多个子区域，每个子区域的掺杂浓度可相同，也可不同。各个子区域的长度之和不大于第一浮动区的长度，每个子区域的厚度不大于第一浮动区的厚度。

在一些实施例中，第一电极为欧姆接触，第二电极为肖特基接触。肖特基接触的第二电极由于存在肖特基势垒具有较大的接触电阻。欧姆接触的第一电极没有接触势垒或者接触势垒非常小，因此接触电阻较小。肖特基势垒是指具有整流特性的金属-半导体接触，如同二极管具有整流特性，是金属-半导体边界上形成的具有整流作用的区域。欧姆接触和肖特基接触的差别主要体现在整流特性上，欧姆接触不具有整流特性，正向电压无论加在电极的哪一端，电流都和电压成正比，类似于一个小电阻的作用。对于肖特基接触，电压的正极加在金属上会产生一个电流随电压的指数变化曲线；电压的正极加在半导体一侧，相当于形成了一个无限大的电阻。

在一些实施例中，外延层为第一掺杂类型，第一浮动区和第二浮动区均为第二掺杂类型。具体地，外延层为N型轻掺杂(N-)，第一浮动区和第二浮动区均为P型掺杂。在一些实施例中，第一电极为阴极，第二电极为阳极，碳化硅衬底为N型重掺杂(N+)，外延层为N型轻掺杂，第一浮动区和第二浮动区均为P型掺杂。

在一些实施例中，碳化硅衬底为N型重掺杂，掺杂浓度范围为1×10¹⁸cm^-3～1×10¹⁹com^-3，厚度范围为50μm～500μm；外延层为N型轻掺杂，掺杂浓度范围为1×10¹⁴cm^-3～2×10¹⁶cm^-3，厚度范围为5μm～200μm；第一浮动区和第二浮动区均为P型掺杂，掺杂浓度范围均为5×10¹⁶cm^-3～1×10¹⁸cm^-3，深度范围均为0.5μm～2μm，长度范围均为5μm～50μm。

参照图2，以第二浮动区包括两个子区域为例，半导体器件包括：

第一电极100；

碳化硅衬底200，碳化硅衬底位于第一电极上；

外延层300，外延层位于碳化硅衬底上；

第一浮动区400，第一浮动区位于外延层中；

第二浮动区第一子区域510，第二浮动区第一子区域位于外延层中；

第二浮动区第二子区域520，第二浮动区第二子区域位于外延层中，第二浮动区第二子区域与第二浮动区第一子区域的掺杂浓度不同；

终端区600，终端区至少部分嵌入外延层；

钝化层700，钝化层位于外延层上，钝化层至少部分覆盖终端区；

第二电极800，第二电极位于外延层上。

在一些实施例中，第二浮动区第一子区域与第二浮动区第二子区域的长度之和不大于第二浮动区的长度，第二浮动区第一子区域与第二浮动区第二子区域的厚度均不大于第二浮动区的厚度，第二浮动区第二子区域相对于第二浮动区第一子区域更远离第一浮动区。在一些实施例中，第二浮动区第一子区域连接第二浮动区第二子区域，第二浮动区第一子区域的掺杂浓度大于第二浮动区第二子区域。在另一些实施例中，第二浮动区第一子区域与第二浮动区第二子区域之间存在间隔区域，第二浮动区的掺杂浓度从第二浮动区第一子区域向第二浮动区第二子区域降低。

在一些实施例中，第一电极为阴极，第二电极为阳极，碳化硅衬底为N型重掺杂，外延层为N型轻掺杂，第一浮动区、第二浮动区第一子区域、第二浮动区第二子区域均为P型掺杂。

在一些实施例中，碳化硅衬底为N型重掺杂，掺杂浓度为5×10¹⁸cm^-3，厚度为350μm；外延层为N型轻掺杂，掺杂浓度为1×10¹⁶cm^-3，厚度为20μm；第一浮动区为P型掺杂，掺杂浓度为1×10¹⁸cm^-3，深度为1μm；第二浮动区第一子区域和第二浮动区第二子区域均为P型掺杂，深度均为1μm，第二浮动区第一子区域的掺杂浓度为2×10¹⁷cm^-3，长度为30μm，第二浮动区第二子区域的掺杂浓度为1.5×10¹⁷cm^-3，长度为25μm。

第二方面，本申请实施例提供了一种半导体器件的制备方法，参照图3至图9，包括：

S0310.提供碳化硅衬底200；

S0320.外延生长第一外延层310；

S0330.采用图形化工艺和离子注入工艺分别形成第一浮动区400和第二浮动区500；第二浮动区至少包括两个不同掺杂浓度的子区域；

S0340.外延生长第二外延层320；

S0350.采用图形化工艺和离子注入工艺形成终端区600；

S0360.形成钝化层700；

S0370.采用图形化工艺和溅射工艺形成第二电极800；

S0380.采用溅射工艺在碳化硅衬底的表面形成第一电极100。

在一些实施例中，步骤S0310，选取碳化硅作为衬底材料，采用碳化硅衬底制作的半导体器件的掺杂和导热性能较好，有利于做成面积较大的大功率器件。在一些实施例中，碳化硅衬底为N型重掺杂，掺杂浓度范围为1×10¹⁸cm^-3～1×10¹⁹com^-3，厚度范围为50μm～500μm。步骤S0320和步骤S0340，外延生长是指在单晶衬底上生长一层有一定要求的、与衬底晶向相同的单晶层，外延生长的新单晶层可在掺杂类型、电阻率等方面与衬底不同，还可以生长不同厚度和不同要求的多层单晶，从而大大提高器件设计的灵活性和器件的性能。在一些实施例中，在碳化硅衬底的表面外延生长碳化硅第一外延层，第一外延层为N型轻掺杂，掺杂浓度范围为1×10¹⁴cm^-3～2×10¹⁶cm^-3，厚度范围为5μm～200μm。步骤S0330，包括第一浮动区的制备步骤和第二浮动区的制备步骤。

采用图形化工艺和离子注入工艺形成第一浮动区，图10示出了第一浮动区的制备步骤，包括：

S1010.采用图形化工艺形成第一掩膜图案；

S1020.通过离子注入工艺形成第一浮动区。

在一些实施例中，步骤S1010，在第一外延层的表面沉积二氧化硅(SiO₂)或四氮化三硅(Si₃N₄)，形成第一掩膜层，第一掩膜层的厚度范围为1.5μm～2.5μm。采用光刻和刻蚀等工艺在第一掩膜层上形成第一掩膜图案。步骤S1020，通过离子注入工艺在第一掩膜层上形成第一浮动区，注入离子可为铝(Al)离子或硼(B)离子，第一浮动区为P型掺杂，掺杂浓度范围为5×10¹⁶cm^-3～1×10¹⁸cm^-3，深度范围为0.5μm～2μm。

采用图形化工艺和离子注入工艺形成第二浮动区，第二浮动区至少包括两个掺杂浓度不同的子区域。以第二浮动区包括两个子区域为例，第二浮动区包括第一子区域和第二子区域，其中，第二子区域相对于第一子区域更远离第一浮动区，第一子区域的掺杂浓度大于第二子区域的掺杂浓度。图11示出了第二浮动区的制备步骤，其中，第一子区域连接第二子区域，制备步骤包括：

S1110.采用图形化工艺形成第二掩膜图案；

S1120.通过离子注入工艺形成第一子区域；

S1130.采用图形化工艺形成第三掩膜图案；

S1140.通过离子注入工艺形成第二子区域。

在一些实施例中，步骤S1110，去除第一掩膜层，并在第一外延层的表面再次沉积二氧化硅(SiO₂)或四氮化三硅(Si₃N₄)，形成第二掩膜层，第二掩膜层的厚度范围为1.5μm～2.5μm。采用光刻和刻蚀等工艺在第二掩膜层上形成第二掩膜图案。步骤S1120，通过离子注入工艺在第二掩膜层上形成第一子区域，注入离子可为铝(Al)离子或硼(B)离子，第一子区域为P型掺杂，掺杂浓度范围为5×10¹⁶cm^-3～1×10¹⁸com^-3，深度范围为0.5μm～2μm，长度范围为5μm～50μm。步骤S1130，去除第二掩膜层，并在第一外延层的表面再次沉积二氧化硅(SiO₂)或四氮化三硅(Si₃N₄)，形成第三掩膜层，第三掩膜层的厚度范围为1.5μm～2.5μm。采用光刻和刻蚀等工艺在第三掩膜层上形成第三掩膜图案。步骤S1140，通过离子注入工艺在第三掩膜层上形成第二子区域，注入离子可为铝(Al)离子或硼(B)离子，第二子区域为P型掺杂，掺杂浓度范围为5×10¹⁶cm^-3～1×10¹⁸com^-3，深度范围为0.5μm～2μm，长度范围为5μm～50μm。

在另一些实施例中，第一子区域与第二子区域之间存在间隔区域，第二浮动区的掺杂浓度从第一子区域向第二子区域降低。第二浮动区的制备步骤还包括：通过离子注入工艺形成间隔区域。具体地，在形成第一子区域和第二子区域之后，通过离子注入工艺形成间隔区域，注入离子可为铝(Al)离子或硼(B)离子，间隔区域为P型掺杂，掺杂浓度范围为5×10¹⁶cm^-3～1×10¹⁸com^-3，深度范围为0.5μm～2μm，长度范围为5μm～50μm。

参照图12，以第二浮动区包括两个子区域为例，第二浮动区包括第一子区域和第二子区域，其中，第二子区域相对于第一子区域更远离第一浮动区，第一子区域的掺杂浓度大于第二子区域的掺杂浓度，第一子区域连接第二子区域，步骤S0330包括：

S1210.采用图形化工艺形成第一掩膜图案；

S1220.通过离子注入工艺形成第一浮动区；

S1230.采用图形化工艺形成第二掩膜图案；

S1240.通过离子注入工艺形成第一子区域；

S1250.采用图形化工艺形成第三掩膜图案；

S1260.通过离子注入工艺形成第二子区域。

在一些实施例中，步骤S1210，在第一外延层的表面沉积二氧化硅(SiO₂)，形成第一掩膜层，第一掩膜层的厚度为2μm。通过光刻和刻蚀等工艺在第一掩膜层上形成第一掩膜图案。步骤S1220，通过离子注入工艺在第一掩膜层上形成第一浮动区，注入离子为铝(Al)离子，第一浮动区为P型掺杂，掺杂浓度为1×10¹⁸cm^-3，深度为1μm。步骤S1230，去除第一掩膜层，并在第一外延层的表面再次沉积二氧化硅(SiO₂)，形成第二掩膜层，第二掩膜层的厚度为2μm。通过光刻和刻蚀等工艺在第二掩膜层上形成第二掩膜图案。步骤S1240，通过离子注入工艺在第二掩膜层上形成第一子区域，注入离子为铝(Al)离子，第一子区域为P型掺杂，掺杂浓度为2×10¹⁷cm^-3，深度为1μm，长度为30μm。步骤S1250，去除第二掩膜层，并在第一外延层的表面再次沉积二氧化硅(SiO₂)，形成第三掩膜层，第三掩膜层的厚度为2μm。通过光刻和刻蚀等工艺在第三掩膜层上形成第三掩膜图案。步骤S1260，通过离子注入工艺在第三掩膜层上形成第二子区域，注入离子为铝(Al)离子，第二子区域为P型掺杂，掺杂浓度为1.5×10¹⁷cm^-3，深度为1μm，长度为25μm。

在光刻过程中，光刻胶受到光辐射之后发生光化学反应，其内部分子结构发生变化，在显影液中光刻胶感光部分与未感光部分的溶解速度相差非常大。利用光刻胶的这种特性，在二氧化硅的表面涂上光刻胶薄层，通过掩膜层对光刻胶辐照，从而使某些区域的光刻胶感光之后，再经过显影就可以在光刻胶上留下掩膜层的掩膜图案。利用这层剩余的光刻胶图形作为保护膜，对二氧化硅表面没有被光刻胶覆盖的区域进行刻蚀和离子注入，从而把光刻胶上的图形转移到二氧化硅表面的薄膜上去，由此形成第一浮动区和第二浮动区。

在一些实施例中，步骤S0340，在碳化硅第一外延层的表面外延生长碳化硅第二外延层，第二外延层与第一外延层均为N型轻掺杂，掺杂浓度相同，第二外延层的掺杂浓度范围为1×10¹⁴cm^-3～2×10¹⁶cm^-3，厚度范围为5μm～200μm。步骤S0350，采用图形化工艺和离子注入工艺形成终端区，参照图13，包括：

S1310.采用图形化工艺形成掩膜图案；

S1320.通过离子注入工艺形成终端区。

在一些实施例中，终端区至少部分嵌入第二外延层，步骤S1310，在第二外延层的表面沉积二氧化硅(SiO₂)或四氮化三硅(Si₃N₄)，形成掩膜层，掩膜层的厚度范围为1.5μm～2.5μm。通过光刻和刻蚀等工艺在掩膜层上形成掩膜图案。步骤S1320，通过离子注入工艺在掩膜层上形成终端区，注入离子可为铝(Al)离子或硼(B)离子，终端区为P型掺杂，掺杂浓度范围为5×10¹⁶cm^-3～1×10¹⁸cm^-3，深度范围为0.5μm～2μm。

在另一些实施例中，形成终端区之后还包括：采用激活工艺激活注入离子。参照图14，激活工艺至少包括：

S1410.采用溅射工艺形成保护层；

S1420.通过高温退火对注入离子进行激活；

S1430.采用氧化工艺去除保护层。

在一些实施例中，步骤S1410，保护层选取碳膜，利用碳膜溅射机在第二外延层的表面进行溅射，形成碳膜保护层。步骤S1420，通过高温退火激活注入离子，注入离子为铝(Al)离子或硼(B)离子，退火温度范围为1600℃～1900℃，退火时间范围为30min～120min。在另一些实施例中，注入离子为铝(Al)离子，退火范围为1650℃，退火时间为45min。步骤S1430，通过氧化工艺去除碳膜保护层。通过覆盖保护层，能够避免高温退火过程中注入离子扩散导致终端区掺杂浓度降低的问题。

在一些实施例中，步骤S0360，在第二外延层的表面形成钝化层，钝化层至少部分覆盖终端区。钝化层是能够保护和稳定半导体器件的介质薄膜，具有隔离并为金属互连和端点金属化提供机械保护的作用，可采用二氧化硅膜。

参照图15，采用图形化工艺和溅射工艺形成第二电极，步骤S0370包括：

S1510.采用图形化工艺形成掩膜图案；

S1520.通过腐蚀工艺形成肖特基接触窗口；

S1530.通过溅射工艺形成肖特基接触的第二电极。

在一些实施例中，步骤S1510，在钝化层的表面沉积二氧化硅(SiO₂)或四氮化三硅(Si₃N₄)，形成掩膜层，掩膜层的厚度为1μm。通过光刻和刻蚀等工艺在掩膜层上形成掩膜图案。步骤S1520，通过腐蚀工艺在第二外延层的表面形成肖特基接触窗口。步骤S1530，通过溅射工艺在肖特基接触窗口进行金属溅射形成金属层，金属层的材料可选用钛。在氩气氛围下采用快速热退火工艺形成肖特基接触的第二电极。

参照图16，采用溅射工艺在碳化硅衬底的表面形成第一电极，步骤S0380包括：

S1610.去除碳化硅衬底表面的氧化层；

S1620.通过溅射工艺在碳化硅衬底的表面形成欧姆接触的第一电极。

在一些实施例中，步骤S1610，去除碳化硅衬底表面的氧化层，可采用湿式化学清洗法。步骤S1620，通过溅射工艺在碳化硅衬底的表面进行金属溅射形成金属层，金属层的材料可选用镍。在氩气氛围下采用快速热退火工艺形成欧姆接触的第一电极。制备欧姆接触的基础步骤是半导体表面清洁、接触金属沉积、图案制造和退火。表面清洁可通过溅射蚀刻、化学蚀刻、反应气体蚀刻或者离子研磨。清洁过后，金属通过溅射、蒸发沉积或者化学气相沉积(CVD)沉积下来。接触的图案制造可通过标准平版照相术来完成。沉积后，接触的退火能有效去除张力并引发有利的金属和半导体之间的反应。

在一些实施例中，第一电极为阴极，第二电极为阳极，碳化硅衬底为N型重掺杂，第一外延层和第二外延层均为N型轻掺杂且掺杂浓度相同，第一浮动区和第二浮动区均为P型掺杂。

本申请实施例包括：采用图形化工艺和离子注入工艺分别形成第一浮动区和第二浮动区；第二浮动区至少包括两个不同掺杂浓度的子区域。能够有效地降低终端区FJ为连续型结构时，终端区FJ的掺杂剂量对半导体器件的反向耐压特性的影响，避免由于终端区FJ的掺杂剂量出现偏差，导致半导体器件被过早击穿的问题。

以上是对本申请的较佳实施例进行了具体说明，但本申请并不局限于上述实施方式，熟悉本领域的技术人员在不违背本申请精神的前提下还可做出各种各样的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。