衬底、半导体器件及半导体器件的制作方法
阅读说明：本技术 衬底、半导体器件及半导体器件的制作方法 (Substrate, semiconductor device and manufacturing method of semiconductor device ) 是由 杨国文 赵勇明 杨皓宇 赵卫东 于 2020-06-30 设计创作，主要内容包括：本申请公开了一种衬底、半导体器件及半导体器件的制作方法,涉及半导体的技术领域。本申请的衬底的材料为In<Sub>x</Sub>Ga<Sub>1-x</Sub>As,其中0<x<1。故本申请通过在衬底内加入In元素,不仅改善了衬底的机械强度,而且从衬底上将晶格常数接近有源区的量子阱内的InGaAs材料,降低了有源区与衬底的晶格失配率,可以有效的降低外延片的应力,从而提高了半导体器件的质量,提高了半导体器件性能及可靠性。(The application discloses a substrate, a semiconductor device and a manufacturing method of the semiconductor device, and relates to the technical field of semiconductors. The material of the substrate of the present application is In x Ga 1‑x As, wherein 0<x<1. Therefore, the In element is added into the substrate, so that the mechanical strength of the substrate is improved, the lattice constant of the InGaAs material In the quantum well close to the active region on the substrate is reduced, the lattice mismatch rate of the active region and the substrate is reduced, the stress of an epitaxial wafer can be effectively reduced, the quality of a semiconductor device is improved, and the performance and the reliability of the semiconductor device are improved.)
技术领域
本申请涉及半导体的技术领域，具体而言，涉及一种衬底、半导体器件及半导体器件的制作方法。
背景技术
1064nm波段激光广泛应用于测距、制导.干扰等军用领域，以及相干通信、大气研究、医疗器械、光学图像处理、激光打印机等高科技领域。而激射波长为1064nm的InGaAs/GaAs应变量子阱激光器由于其体积小，光电转换效率高、调制方便.价格便宜等优点可以在某些方面如手持式激光测距、迫击炮发射器等，替代原有固体激光器而成为更合适的激光光源。
现有技术中，常见的激射波长为1064nm的激光器，它包括InGaAs/GaAs应变量子阱，以及GaAs衬底，且它要求有源区InGaAs含有30％左右的In组分，高组分的In导致有源区与衬底的晶格失配可达2％-3％，容易因应力释放引入位错和各种缺陷，导致半导体器件退化，其中，In组分的量越大，失配或应力越大。
现有技术中，有的是通过降温生长方式来获得大应变量子阱材料，但是降温生长对材料本身的半导体器件的晶体质量不利，半导体器件的晶体中易产生缺陷，会影响电子的迁移以及半导体器件的寿命，从生产角度的方向看存在缺陷。现有技术中，有的是通过应变补偿的方式，但是对于界面的处理，以及量子阱的发光效率都有负面影响，从生产角度的方向看存在缺陷。
发明内容
本申请的目的在于提供一种衬底、半导体器件及半导体器件的制作方法，其能够减小应力，提高半导体器件的质量，使得半导体器件性能及可靠性均较好。
本申请的实施例是这样实现的：
一种衬底，应用于半导体激光器，所述衬底的材料为InGaAs。
于一实施例中，所述衬底的材料为InxGa1-xAs，其中0<x<1。
于一实施例中，所述衬底的材料为InxGa1-xAs，其中0<x<0.4。
一种半导体器件，包括如上所述的衬底，以及设置在衬底上的外延层，所述外延层包括有源区，所述有源区的量子阱材料为InGaAs。
于一实施例中，所述外延层包括依次叠层设置的第一限制层、第一波导层、所述有源区、第二波导层、第二限制层以及欧姆接触层。
于一实施例中，所述欧姆接触层的材料为InGaAs；所述第一限制层的材料为(InAl)GaAs或(Al)GaInP；所述第二限制层的材料为(InAl)GaAs或(Al)GaInP；所述第一波导层的材料为(Al)GaAs，所述第二波导层的材料均为(Al)GaAs。
于一实施例中，所述衬底的材料为InxGa1-xAs，其中0<x<0.4。
于一实施例中，所述欧姆接触层的材料为InmGa1-mAs，其中0<m<0.4。
于一实施例中，所述第一限制层的材料为InaAlbGa1-a-bAs或AlcGadIn1-c-dP，其中0<a<1，0<b<1，0<c<1，0<d<1。
于一实施例中，所述第二限制层的材料为IneAlfGa1-e-fAs或AlgGahIn1-g-hP，其中0<e<1，0<f<1，0<g<1，0<h<1。
于一实施例中，所述第一波导层的材料为AlnGa1-nAs，其中0<n<0.4。
于一实施例中，所述第二波导层的材料均为AlkGa1-kAs，其中0<k<0.4。
其中，x、m、n和k可以相等也可以不等。a、b、c、d、e、f、g和h可以相等也可以不等。
一种半导体器件的制作方法，包括：
提供衬底；
在所述衬底上生长外延层；
其中，所述衬底的材料为InxGa1-xAs，其中0<x<1。
于一实施例中，所述外延层包括第一限制层、第一波导层、有源区、第二波导层、第二限制层以及欧姆接触层。
于一实施例中，所述在所述衬底上生长外延层包括：
将所述衬底置于反应设备中；
令所述反应设备处于预设温度和预设压力中；
在所述衬底上依次生长所述第一限制层、所述第一波导层、所述有源区、所述第二波导层、所述第二限制层以及所述欧姆接触层。
于一实施例中，所述有源区的量子阱材料为InGaAs。
于一实施例中，所述欧姆接触层的材料为InGaAs；所述第一限制层的材料为(InAl)GaAs或(Al)GaInP；所述第二限制层的材料为(InAl)GaAs或(Al)GaInP；所述第一波导层的材料为(Al)GaAs，所述第二波导层的材料均为(Al)GaAs。
于一实施例中，所述衬底的材料为InxGa1-xAs，其中0<x<0.4。
于一实施例中，所述欧姆接触层的材料为InmGa1-mAs，其中0<m<0.4。
于一实施例中，所述第一限制层的材料为InaAlbGa1-a-bAs或AlcGadIn1-c-dP，其中0<a<1，0<b<1，0<c<1，0<d<1。
于一实施例中，所述第二限制层的材料为IneAlfGa1-e-fAs或AlgGahIn1-g-hP，其中0<e<1，0<f<1，0<g<1，0<h<1。
于一实施例中，所述第一波导层的材料为AlnGa1-nAs，其中0<n<0.4。
于一实施例中，所述第二波导层的材料均为AlkGa1-kAs，其中0<k<0.4。
其中，x、m、n和k可以相等也可以不等。a、b、c、d、e、f、g和h可以相等也可以不等。
本申请与现有技术相比的有益效果是：
本申请通过在衬底内加入In元素，不仅改善了衬底的机械强度，而且从衬底上将晶格常数接近有源区的量子阱内的InGaAs材料，降低了有源区与衬底的晶格失配率，可以有效的降低外延片的应力，从而提高了半导体器件的质量，提高了半导体器件性能及可靠性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请一实施例示出的半导体器件的结构示意图；
图2为本申请一实施例示出的半导体器件的结构示意图；
图3为本申请一实施例示出的对应于不同衬底材料的晶格失配率的折线图。
图4为本申请一实施例示出的半导体器件的制作方法的流程示意图；
图5为本申请一实施例示出的半导体器件的制作方法的流程示意图。
图标：100-半导体器件；110-衬底；120-外延层；121-第一限制层；122-第一波导层；123-有源区；124-第二波导层；125-第二限制层；126-欧姆接触层。
具体实施方式
术语“第一”、“第二”、“第三”等仅用于区分描述，并不表示排列序号，也不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本申请的描述中，需要说明的是，术语“内”、“外”、“左”、“右”、“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。
下面将结合附图对本申请的技术方案进行清楚、完整地描述。
请参照图1，其为本申请一实施例示出的半导体器件100的结构示意图。一种半导体器件100，包括衬底110以及设置在衬底110上的外延层120，其中，半导体器件100可以是半导体芯片，或者为长波段激光器，其激射波长大于1000nm以上。于一实施例中，半导体器件100是1064nm激光器。
请参照图2，其为本申请一实施例示出的半导体器件100的结构示意图。外延层120包括依次叠层设置的第一限制层121、第一波导层122、有源区123、第二波导层124、第二限制层125以及欧姆接触层126。
衬底110的材料为InGaAs。有源区123的量子阱材料为InGaAs，欧姆接触层126的材料为InGaAs；第一限制层121的材料为(InAl)GaAs或(Al)GaInP；第二限制层125的材料为(InAl)GaAs或(Al)GaInP；第一波导层122的材料和第二波导层124的材料均为(Al)GaAs。
本实施例通过在衬底110内加入In元素，不仅改善了衬底110的机械强度，而且从衬底110上将晶格常数接近有源区123的量子阱内的InGaAs材料，降低了有源区123与衬底110的晶格失配率，可以有效的降低外延片的应力，从而提高了半导体器件100的质量，提高了半导体器件100性能及可靠性。
相对于现有技术中通过降温生长方式来获得大应变量子阱材料，或采用应变补偿的方式，本实施例不仅易于生产制造，成本低廉，可以降低应变对半导体器件100内材料体系的影响，减小半导体器件100的晶体缺陷率，避免对电子的迁移以及器件的寿命产生影响，甚至可以拓展激光器的波长，可以缓解生长窗口窄、生长工艺开发难度大、材料生长困难、因应力释放引入的位错和各种缺陷、器件退化等问题，减小对量子阱的发光效率的负面影响。
其中，有源区123的厚度和衬底110的厚度无相关性，本实施例中，有源区123厚度为0-100纳米，衬底110厚度为350-600微米。
衬底110的材料为InxGa1-xAs，在衬底110的材料中In的组分含量与Ga的组分含量之间具有联系，组分含量的比例为x/(1-x)，其中0<x<1，本实施例中，0<x<0.4。
欧姆接触层126的材料为InmGa1-mAs，其中0<m<0.4。在欧姆接触层126的材料中各组分含量之间具有联系。
第一限制层121的材料为InaAlbGa1-a-bAs或AlcGadIn1-c-dP，其中0<a<1，0<b<1，0<c<1，0<d<1。在第一限制层121的材料中各组分含量之间具有联系。
第二限制层125的材料为IneAlfGa1-e-fAs或AlgGahIn1-g-hP，其中0<e<1，0<f<1，0<g<1，0<h<1。在第二限制层125的材料中各组分含量之间具有联系。
第一波导层122的材料为AlnGa1-nAs，其中0<n<0.4。在第一波导层122的材料中各组分含量之间具有联系。
第二波导层124的材料均为AlkGa1-kAs，其中0<k<0.4。在第二波导层124的材料中各组分含量之间具有联系。
其中，x、m、n和k可以相等也可以不等。a、b、c、d、e、f、g和h可以相等也可以不等。于一实施例中，外延层120中各层的材料可以相等也可以不等。
于一实施例中，x、m、n和k为0.1、0.15、0.2、0.25、0.3或者0.35等。a、b、c、d、e、f、g和h为0.1、0.15、0.2、0.25、0.3或者0.35等。
请参照图3，其为本申请一实施例示出的对应于不同衬底110材料的晶格失配率的折线图。将GaAs的应力看作衬底110上外延层120中的应力，使其为一定值，从而可以根据x确定晶格失配率，得到折线图。
其中，x为衬底110的材料为InxGa1-xAs中的x，Mismatch to GaAs为晶格失配率，单位为PPm(百万分之一)，用于表示应变对半导体器件100内材料体系的影响。
下表为折线图对应的数据表格(0<x<1)。
如上表和图3所示，衬底110的材料InxGa1-xAs中x的值与晶格失配率之间的关系基本保持为线性关系，当x的值越大，即加入In元素的含量越多，晶格失配率越低。
当衬底110应用于图2所对应的激光器中时，当外延层120中各层材料确定，可以得到外延层120中的应力，根据其外延层120中的应力，为取得较为合适的晶格失配率范围，可以令x的范围为0-0.4。
请参照图4，其为本申请一实施例示出的半导体器件100的制作方法的流程示意图。本方法可以用于制造如图1或图2所示的半导体器件100。半导体器件100的制作方法可以包括如下步骤：
步骤201：提供衬底110。
本步骤中衬底110的材料为InxGa1-xAs，其中0<x<0.4。
步骤202：在衬底110上生长外延层120。
本步骤将外延层120外延生长在衬底110上。衬底110为N型掺杂或者P型掺杂，外延层120为N型掺杂或者P型掺杂。
请参照图5，其为本申请一实施例示出的半导体器件100的制作方法的流程示意图。本方法可以用于制造如图1或图2所示的半导体器件100。半导体器件100的制作方法可以包括如下步骤：
步骤301：提供衬底110。
本步骤中衬底110可以是直接得到成品，也可以是制备而成的。当制备衬底110时，可以首先在GaAs溶液中按照比例掺入一定量的In元素，形成InGaAs合金溶液，再通过单晶炉拉制InGaAs单晶衬底110。InGaAs单晶衬底110相较于现有技术中的GaAs衬底，不仅改善了机械强度，而且为与有源区123的量子阱InGaAs材料失配较小的衬底材料，提高了外延生长应变InGaAs量子阱的材料质量，提高了量子阱的增益特性，改善了半导体器件的性能。
本步骤中衬底110的材料为InxGa1-xAs，其中0<x<0.4。
步骤302：将衬底110置于反应设备中。
本步骤中的反应设备可以为MOCVD(金属有机化合物化学气相沉淀，Metal-organic Chemical Vapor Deposition)设备。
步骤303：令反应设备处于预设温度和预设压力中。
本步骤中的预设压力50～100mbar(毫巴)，预设温度为500℃～800℃。令反应设备的温度控制在预设温度的范围内，并将压力控制在预设压力的范围内，准备进行外延生长。
步骤304：在衬底110上依次生长第一限制层121、第一波导层122、有源区123、第二波导层124、第二限制层125以及欧姆接触层126。
本步骤中，有源区123的量子阱材料为InGaAs，第一限制层121的材料为(InAl)GaAs或(Al)GaInP。第二限制层125的材料为(InAl)GaAs或(Al)GaInP。第一波导层122的材料和第二波导层124的材料均为(Al)GaAs。
本步骤中，欧姆接触层126的材料为InmGa1-mAs，其中0<m<0.4。
其中，外延生长结束后，接着通过CVD(化学气相沉积，Chemical VaporDeposition)设备生长非导电介质膜，其CVD设备温度约200℃～400℃，然后在非导电介质膜上做出功能图形，形成电注入窗口，然后在电注入窗口上做P型金属电极，接着可以通过电镀(plating)电化学方式加厚此P型金属电极，再接着对衬底110背面(不设置外延层120的面)使用研磨抛光技术，将衬底110减薄至一定厚度，再接着使用蒸镀或溅射的方式进行背面金属的制备，使得对衬底110背面形成一个金属层，最后通过快速退火热处理(RTA)退火，完成半导体器件100的制备。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
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