具有n-型半导体限制孔结构的vcsel器件
阅读说明：本技术 具有n-型半导体限制孔结构的vcsel器件 (VCSEL device with N-type semiconductor limiting hole structure ) 是由 张紫辉 高元斌 张勇辉 于 2019-09-29 设计创作，主要内容包括：本发明为一种具有N-型半导体限制孔结构的VCSEL器件及其制备方法。该器件包括衬底、缓冲层、氮化物外延DBR、N-型半导体传输层、多量子阱层、P-型电子阻挡层、第一层P-型半导体传输层、N-型半导体限制孔、第二层P-型半导体传输层,P-型欧姆接触层、绝缘电流限制孔、电流扩展层、介质DBR、P-型欧姆电极；圆环状的N-型半导体限制孔位于第一层P-型半导体传输层上部内的外缘。本发明具有更明显的空穴横向限制作用,从而具有更低的阈值电流,更高的器件输出功率。(The invention relates to a VCSEL device with an N-type semiconductor limiting hole structure and a preparation method thereof. The device comprises a substrate, a buffer layer, a nitride epitaxial DBR (distributed Bragg reflector), an N-type semiconductor transmission layer, a multi-quantum well layer, a P-type electronic barrier layer, a first P-type semiconductor transmission layer, an N-type semiconductor limiting hole, a second P-type semiconductor transmission layer, a P-type ohmic contact layer, an insulating current limiting hole, a current expansion layer, a dielectric DBR (distributed Bragg Reflector), and a P-type ohmic electrode; the annular N-type semiconductor limiting hole is positioned at the outer edge of the upper part of the first P-type semiconductor transmission layer. The invention has more obvious hole transverse limiting effect, thereby having lower threshold current and higher device output power.)
技术领域
本发明涉及半导体激光器中垂直腔面发射器件领域，具体地说是一种具有N-型半导体限制孔结构的VCSEL器件的制备方法。
背景技术
垂直腔面发射激光器(VCSEL)(Vertical-cavity surface-emitting laser,VCSEL)于1977年由日本东京工业大学的Kenichi Iga教授首次提出，至今有40年的历史，是一种新型的半导体激光器，由于具有出光方向垂直于衬底，可在片测试，阈值电流小，调制速率高，单纵模工作，圆形光斑易于光纤耦合等优点，被广泛应用于数据传输，光互联，气体探测等领域。VCSEL有更高的性价比，市场前景十分广阔，可以广泛应用在宽带以太网、高速数据通信网领域，业内预计2022年全球VCSEL市场有望达到10亿美元。随着行业龙头企业大规模量产的实现及新型智能手机的应用的推动，VCSEL产业化进程有望加速。
GaN基VCSEL实现激射的前提是实现粒子数反转。一般情况下，器件通过电流限制孔将注入电流有效限制在孔径以内，以助于实现粒子数反转，但是电流在孔径下方P型空穴传输层会引起空穴横向扩展，从而削弱电流的限制，致使需要更大的阈值电流密度实现有源区激射，同时在相同的电流密度下，横向扩展严重的器件的峰值输出功率相对较小。对于VCSEL的限制孔的设计来说，当前主要有以下几种方法，一是将埋层隧穿结置于空穴注入层中，利用隧穿效应作为电流孔径，从而实现很强的横向电流限制[Ortsiefer,Markus；Shau,Robert；
发明内容
本发明的目的为针对当前技术中存在的不足，提供一种具有N-型半导体限制孔结构的VCSEL器件。该器件将P-型半导体传输层一分为二，并在两层之间增加了一层N-型半导体限制层。其N-型半导体限制层与两层P-型半导体传输层之间的相互作用，限制空穴的横向扩散，从而提高器件的性能。
本发明解决该技术问题所采用的技术方案是：
一种具有N-型半导体限制孔结构的VCSEL器件，其特征在于该器件包括衬底、缓冲层、氮化物外延DBR、N-型半导体传输层、多量子阱层、P-型电子阻挡层、第一层P-型半导体传输层、N-型半导体限制孔、第二层P-型半导体传输层，P-型欧姆接触层、绝缘电流限制孔、电流扩展层、介质DBR、P-型欧姆电极；
其中，该外延结构沿着外延生长方向依次包括衬底、缓冲层、氮化物外延DBR、N-型半导体传输层；
所述的N-型半导体传输层为圆台状，中间的凸起部分的面积为N-型半导体传输层投影面积的10～90％，凸起部分的高度为0.1～3μm；圆台下层暴露的N-型半导体传输层上分布有N-型欧姆电极；
所述的N-型半导体传输层的中间的凸起部分上，沿着外延方向依次覆盖有多量子阱层、P-型电子阻挡层、第一层P-型半导体传输层、第二层P-型半导体传输层，P-型欧姆接触层；圆环状的N-型半导体限制孔位于第一层P-型半导体传输层上部外缘；
所述的N-型半导体限制孔的投影面积为第一层P-型半导体传输层投影面积的10～90％；
圆环状的绝缘电流限制孔位于P-型欧姆接触层之上，其投影面积为P-型欧姆接触层投影面积的10～90％；
电流扩展层覆盖在绝缘电流限制孔和P-型欧姆接触层上(未被绝缘电流限制孔部分)；
介质DBR位于电流扩展层之上，其投影面积为电流扩展层投影面积的10～90％；
P-型欧姆电极覆盖于电流扩展层上；
所述衬底为蓝宝石、SiC、Si、AlN、GaN或石英玻璃；衬底沿着外延生长方向的不同可以分成极性面[0001]衬底、半极性面[11-22]衬底或非极性面[1-100]衬底。
所述氮化物外延DBR的材料可以由AlN/GaN、AlInN/GaN等高低折射率材料交替而成，其厚度分别为所需发光波长在介质中的波长的四分之一。
所述缓冲层的材质是Alx1Iny1Ga1-x1-y1N；其中，应保证Al组分系数0≤x1≤1,In组分系数0≤y1≤1，Ga组分系数1≥1-x1-y1≥0，厚度为10～50nm。
所述N-型半导体传输层的材质为Alx2Iny2Ga1-x2-y2N，其中，应保证Al组分系数0≤x2≤1,In组分系数0≤y2≤1，Ga组分系数1≥1-x2-y2≥0，厚度为0.5～5μm。
所述多量子阱层材质为Alx3Iny3Ga1-x3-y3N/Alx4Iny4Ga1-x4-y4N，其中，应保证量子阱Al组分系数0≤x3≤1,In组分系数0≤y3≤1，Ga组分系数1≥1-x3-y3≥0，量子垒Al组分系数0≤x4≤1,In组分系数0≤y4≤1，Ga组分系数1≥1-x4-y4≥0，量子垒的禁带宽度应高于量子阱的禁带宽度，量子阱的个数大于等于1；量子阱Alx3Iny3Ga1-x3-y3N厚度为1～10nm，量子垒Alx4Iny4Ga1-x4-y4N厚度为4～50nm。
所述P-型电子阻挡层的材质为Alx5Iny5Ga1-x5-y5N，其中，应保证Al组分系数0≤x5≤1,In组分系数0≤y5≤1，Ga组分系数1≥1-x5-y5≥0，厚度为10～100nm。
所述第一层P-型半导体传输层的材质为Alx7Iny7Ga1-x7-y7N，其掺杂类型为P型Mg+掺杂，得到的P型掺杂浓度在1×1016cm-3到1×1019cm-3之间，其中，应保证Al组分系数0≤x7≤1,In组分系数0≤y7≤1，Ga组分系数1≥1-x7-y7≥0，厚度为10～250nm。
所述N-型半导体限制孔为在第一层P-型半导体传输层的材质上注入N型离子而得，厚度为5～100nm；所述的N型离子为硅离子，得到的N型掺杂浓度在1×1017cm-3到1×1020cm-3之间；
所述第二层P-型半导体传输层的材质为Alx8Iny8Ga1-x8-y8N，其掺杂类型为P型Mg+掺杂，得到的P型掺杂浓度在1×1016cm-3到1×1019cm-3之间，其中，应保证Al组分系数0≤x8≤1,In组分系数0≤y8≤1，Ga组分系数1≥1-x8-y8≥0，厚度为10～250nm。
所述P-型欧姆接触层的材质为Alx8Iny8Ga1-x8-y8N，其中，应保证Al组分系数0≤x8≤1,In组分系数0≤y8≤1，Ga组分系数1≥1-x8-y8≥0，厚度为1～50nm。
所述绝缘电流限制孔的材质为SiO2、SiN或Ta2O5，其中，厚度为1～250nm，其环形内半径为0.5～10μm，环形外半径覆盖到器件台阶边缘。
所述电流扩展层的材料可以是ITO、Ni/Au、氧化锌、石墨烯、铝或金属纳米线，厚度为10～500nm。
所述介质DBR的材料可以由Ta2O5/SiO2、TiO2/SiO2,等高低折射率材料交替而成，其厚度分别为所需发光波长在介质中的波长的四分之一。
所述P-型欧姆电极的材质为P-型欧姆电极Ni/Au、Cr/Au、Pt/Au或Ni/Al。
所述N-型欧姆电极的材质为N-型欧姆电极Al/Au、Cr/Au或Ti/Al/Ti/Au。
所述的具有N-型半导体限制孔结构的VCSEL器件的制备方法，其特征在于包括如下步骤：
第一步，在MOCVD反应炉中，将衬底在1000～1400℃高温环境下进行烘烤，将衬底表面的异物进行清除，然后分别生长GaN缓冲层、外延AlN/GaN DBR、N-型GaN半导体传输层、In0.21Ga0.79N/GaN多量子阱层、P-型Al0.18Ga0.72N电流阻挡层、第一层P-型GaN半导体传输层；
第二步，在第一步得到的P-型半导体传输层上，通过离子注入在P-型半导体传输层边缘注入带负电性的Si离子，形成N-型掺杂的N-型半导体限制孔层；
第三步，在MOCVD中，在第二步得到的N-型半导体限制孔层上，沉积生长第二层P-型半导体传输层以及欧姆接触层；
第四步，在第三步得到的第二层P-型半导体传输层上，通过光刻和刻蚀工艺制作台阶，曝露出N-型半导体传输层；
第五步，在第四步得到的欧姆接触层上沉积生长电流限制孔结构层，电流限制孔结构所使用的绝缘体材料为非掺杂的SiO2，随后利用光刻技术对绝缘体材料刻蚀出图案，该图案沿着欧姆接触层的边缘而覆盖；
第六步，在第五步得到的欧姆接触层和电流限制孔结构层上蒸镀电流扩展层，并通过光刻和湿法刻蚀制作图形化电流扩展层，位于欧姆接触层和电流限制孔的上方；
第七步，在第六步得到的电流扩展层上利用磁控溅射、电子束蒸发或原子层沉积系统制备Ta2O5/SiO2介质DBR；
第八步，蒸镀并且光刻制作出P-型欧姆电极以及N-型欧姆电极；
由此制得本发明的具有N-型半导体限制孔结构的VCSEL器件。
上述具有N-型半导体限制孔结构的VCSEL器件，所涉及的原材料均可通过一般性途径获得，其制备方法中的操作工艺是本技术领域的技术人员所具备的。
本发明的有益效果是：与现有技术相比，本发明具有如下的突出的实质性特点和显著进步：
本发明中的具有N-型半导体限制孔结构的VCSEL器件，除了采用传统的绝缘层限制孔，同时在空穴传输层中***N-型半导体材料，此结构对横向电流具有更好的限制作用。
(1)N-型半导体限制层与第一层P-型半导体传输层形成P-N结，其内建电场方向与器件加压方向相反，对边缘空穴纵向流动起到抑制作用，促使向边缘扩散的空穴向孔内流动，因此减小了空穴的横向扩散。结合实施实例附图11可以看到，具有N-型半导体限制层结构的器件边缘空穴浓度明显低于标准VCSEL器件的边缘空穴浓度，说明其起到了阻挡边缘空穴的作用。
(2)N-型半导体限制层与第二层P-型半导体传输层形成反向偏置的P-N结，对于扩散到边缘的空穴起到阻挡作用。其上方横向扩散的空穴会受到两者间反向偏置P-N结的阻挡，从而显著减小了空穴的横向扩散。结合实施实例附图11可以看到，具有N-型半导体限制层结构的器件边缘空穴浓度明显低于标准VCSEL器件的边缘空穴浓度，而且其台阶效果明显，说明N-型半导体限制层结构起到了阻挡边缘空穴的作用。由于N-型半导体限制层结构对空穴边缘注入有显著阻挡作用，使整个器件获得了更好的横向电流限制，从而降低了VCSEL的阈值电流，提高了器件的发光效率。
(3)N-型半导体限制层与第二层P-型半导体传输层形成耗尽区。耗尽区排斥边缘区域的空穴，调节P-型半导体传输层内的空穴分布。同时，耗尽区具有很大的电阻，在横向起到了减小空穴扩散的作用。此外，该器件设计在加压后，耗尽会向下方延伸，其耗尽作用使得***层下方空穴产生横向限制，减小空穴的横向扩散，有利于空穴实现粒子数反转，同样也提高了电流的横向限制。同样能够由结合实施实例附图11边缘空穴浓度分布对比可以看到。
(4)N-型半导体限制层与P-型半导体传输层之间形成的耗尽区不只是纵向的，二者间会形成横向的耗尽区。对比N-型半导体限制层的实际长度，其耗尽区的横向扩展会增加N-型半导体限制层的有效限制长度，使得VCSEL孔径小于孔径的物理半径，器件更容易实现粒子数反转，减小器件的阈值电流。结合实施实例附图11，对比标准VCSEL器件的空穴浓度峰值位置，具有N-型半导体限制层结构的器件空穴浓度峰值明显左移。说明N-型半导体限制层结构提供了比标准VCSEL器件更加有效的限制长度。
基于以上几点，具有N-型半导体限制孔结构的VCSEL器件，具有更明显的空穴横向限制作用，从而具有更低的阈值电流，更高的器件输出功率。由实施实例附图10中可以看到，具有N-型半导体限制孔结构的VCSEL器件对比标准VCSEL具有更高的激射功率。
附图说明
下面结合附图对本发明作近一步的说明。
图1为本发明的方法中，在衬底上，外延生长至第一层P-半导体传输层107的外延片结构示意图。
图2为本发明的方法中，在第一层P-半导体传输层107上，通过离子注入的方法或者外延生长，形成N-型半导体限制孔108的外延片结构示意图。
图3为本发明的方法中，在N-型半导体限制孔的外延片上，生长第二层P-半导体传输层109以及欧姆接触层110的外延片结构。
图4为本发明的方法中，在欧姆接触层110上，通过光刻和干法刻蚀工艺制作台阶，曝露出N-型半导体传输层104的外延片结构示意图。
图5为本发明的方法中，在欧姆接触层110上沉积生长绝缘电流限制孔111，并光刻出电流限制孔的外延片结构示意图。
图6为本发明的方法中，通过光刻和湿法刻蚀制作图形化电流扩展层后的外延片结构示意图。
图7为本发明的方法中，通过原子层沉积系统(ALD)制备10对Ta2O5/SiO2介质DBR之后的外延片结构示意图。
图8为本发明的方法中，通过蒸镀并且光刻制作出欧姆电极后的外延片结构示意图。
图9为利用目前公知的方法，制备出的标准的VCSEL器件结构示意图。
图10为实施实例1中具有N-型半导体限制孔结构的VCSEL器件的光功率-电流(P-I)曲线与标准SiO2电流限制孔P-I曲线的对比图。
图11为实施实例1中具有N-型半导体限制孔结构的VCSEL器件第一个量子阱内空穴横向分布与标准的VCSEL器件第一个量子阱内空穴横向分布的对比图(注：最靠近P-型电流阻挡层106的量子阱定义为第一个量子阱)。
其中，101为衬底，102为缓冲层,103为氮化物外延DBR，104为N-型半导体传输层，105为多量子阱层，106为P-型电流阻挡层，107为第一层P-型半导体传输层，108为N-型半导体限制孔，109为第二层P-型半导体传输层，110为欧姆接触层，111为电流限制孔，112为电流扩展层，113为介质DBR,114为P-型欧姆电极，115为N-型欧姆电极。
具体实施方式
下面结合实施例及附图对本发明作进一步说明，但不以此作为对本申请权利要求保护范围的限定。
图1所示实施例表明，本发明的方法中，在衬底上，外延生长至第一层P-半导体传输层107的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107。
图2所示实施例表明，本发明的方法中，在第一层P-半导体传输层107上，通过离子注入或者外延生长的方法，形成N-型半导体限制孔108的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体限制孔108。
图3所示实施例表明，本发明的方法中，在N-型半导体限制孔的外延片上，生长第二层P-半导体传输层109以及欧姆接触层110的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体限制孔108，第二层P-半导体传输层109，欧姆接触层110。
图4所示实施例表明，本发明的方法中，在欧姆接触层110上，通过光刻和干法刻蚀工艺制作台阶，曝露出N-型半导体传输层104的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体限制孔108，第二层P-半导体传输层109，欧姆接触层110。
图5所示实施例表明，本发明的方法中，在欧姆接触层110上沉积生长绝缘电流限制孔111，并光刻出电流限制孔的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体***层108，第二层P-型半导体传输层109，欧姆接触层110，电流限制孔111。
图6所示实施例表明，本发明的方法中，通过光刻和湿法刻蚀制作图形化电流扩展层的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体***层108，第二层P-型半导体传输层109，欧姆接触层110，电流限制孔111，电流扩展层112。
图7所示实施例表明，本发明的方法中，通过原子层沉积系统(ALD)制备10对Ta2O5/SiO2介质DBR后的外延片结构，其沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体***层108，第二层P-型半导体传输层109，欧姆接触层110，电流限制孔111，电流扩展层112，介质DBR113。
图8所示实施例表明，本发明的方法中，通过蒸镀并且光刻制作出欧姆电极后的外延片结构，衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107，N-型半导体***层108，第二层P-型半导体传输层109，欧姆接触层110，电流限制孔111，电流扩展层112，介质DBR113，P-型欧姆电极114，N-型欧姆电极115。
图9所示实施例为目前公知的方法，制备出的标准的VCSEL器件结构示意图。
图10所示曲线表明，实施实例1中具有N-型半导体限制孔结构的VCSEL器件有更低的阈值电流，同时在相同电流下有更高的输出功率；这得益于***层对空穴的横向限制，提高了器件的激射功率。
图11为实施实例1中具有N-型半导体限制孔结构的VCSEL器件中第一个量子阱内空穴横向分布与标准VCSEL器件中第一个量子阱内空穴横向分布的对比图。由于N-型耗尽层的空穴横向限制，导致器件孔径中心空穴浓度高于边缘区域，使得器件具有较低的阈值电流以及较高的输出功率。
实施例1
本实施例的具有N-型半导体限制孔结构的VCSEL器件(具体为沿着中心轴对称的圆柱形状器件)沿着外延生长方向依次包括：衬底101，缓冲层102,氮化物外延DBR 103，N-型半导体传输层104，多量子阱层105，P-型电流阻挡层106，第一层P-型半导体传输层107,N-型半导体限制孔108，第二层P-型半导体传输层109，欧姆接触层110，电流限制孔111，电流扩展层112，介质DBR 113,P-型欧姆电极114，N-型欧姆电极115。
上述中，衬底101使用蓝宝石，结构外延生长沿着[0001]方向；缓冲层102的材料为GaN，厚度为15nm；外延氮化物DBR 103的材料为AlN/GaN高低折射率周期交替结构,厚度为2.994μm；N-型半导体传输层104的材料为GaN，形状为圆台形，其圆台下半径为6.5μm，厚度为0.27μm，圆台下层暴露的N-型半导体传输层上分布有N-型欧姆电极，其材质为N-型欧姆电极Cr/Au；中间凸起部分面积为下圆台投影面积的75％，厚度为0.25μm；多量子阱层105的结构为5个周期的In0.21Ga0.79N/GaN层，其中量子垒GaN的厚度设置为4nm，量子阱In0.21Ga0.79N的厚度设置为3nm；P-型电流阻挡层106的材料为Al0.18Ga0.72N，厚度为20nm；第一层P-型半导体传输层107的材料为GaN，厚度为45nm,P型掺杂浓度为8×1017cm-3；圆环型的N-型半导体限制孔108位与第一层P-型半导体传输层107的上部边缘，其材料为GaN，做硅离子掺杂，其N型掺杂浓度为1×1019cm-3，投影面积为P-型半导体传输层投影面积的63％，厚度为20nm；第二层P-型半导体传输层109的材料为GaN，厚度为85nm,P型掺杂浓度为8×1017cm-3；欧姆接触层110的材料为GaN，厚度为10nm；圆环状的绝缘电流限制孔111的材质为SiO2，其投影面积为P-型欧姆接触层投影面积的63％，厚度为20nm；电流扩展层112覆盖在绝缘电流限制孔和P-型欧姆接触层上，其材料为ITO，厚度为40nm；介质DBR 113的材料为Ta2O5/SiO2,厚度为1.27μm,P-型欧姆电极114覆盖于电流扩展层上，其材质为P-型欧姆电极Cr/Au；上述具有N-型半导体限制孔结构的VCSEL器件，其制备方法如下：
第一步，在MOCVD反应炉中，将衬底101在1300℃高温环境下进行烘烤，将衬底101表面的异物进行清除，然后分别生长GaN缓冲层102,厚度为15nm；外延AlN/GaN DBR 103,厚度为2.994μm；N-型GaN半导体传输层104,厚度为0.52μm；In0.21Ga0.79N/GaN多量子阱层105,量子垒GaN的厚度为4nm，量子阱In0.21Ga0.79N的厚度为3nm；P-型Al0.18Ga0.72N电流阻挡层106,厚度为20nm；第一层P-型GaN半导体传输层107,厚度为35nm；
第二步，在第一步得到的P-型半导体传输层上，通过离子注入在P-型半导体传输层边缘注入带负电性的硅离子，形成N-型掺杂的N-型半导体限制孔层108,其掺杂浓度为1×1019cm-3，厚度为20nm；
第三步，在MOCVD中，在第二步得到的N-型半导体限制孔层上，沉积生长第二层P-型半导体传输层109以及欧姆接触层110；其中第二层P-型半导体传输层109的材料为GaN，厚度为85nm；欧姆接触层110的材料为GaN，厚度为10nm；
第四步，在第三步得到的第二层P-型半导体传输层上，通过光刻和刻蚀工艺制作台阶，曝露出N-型半导体传输层104；
第五步，在第四步得到的欧姆接触层上沉积生长电流限制孔结构层111，电流限制孔结构所使用的绝缘体材料为非掺杂的SiO2，厚度为20nm。随后利用光刻技术对绝缘体材料刻蚀出图案，该图案沿着欧姆接触层110的边缘而覆盖，宽度为2.5μm；
第六步，在第五步得到的欧姆接触层和电流限制孔结构层上蒸镀电流扩展层112，其材料是ITO，厚度为40nm。并通过光刻和湿法刻蚀制作图形化电流扩展层，位于欧姆接触层110和电流限制孔111的上方；
第七步，在第六步得到的电流扩展层上利用磁控溅射(sputtering)、电子束蒸发(electron beam evaporation)或原子层沉积系统(ALD)制备10对Ta2O5/SiO2介质DBR 113,厚度为1.27μm；
第八步，蒸镀并且光刻制作出P-型欧姆电极114以及N-型欧姆电极115；
由此制得本发明的具有N-型半导体限制孔结构的VCSEL器件。
实施例2
其他步骤同实施例1，不同之处为：
第二步中，在第一步得到的P-型半导体传输层上，通过离子注入技术在P-型半导体传输层边缘注入带负电性的硅离子，形成N-型半导体限制孔层108,其掺杂浓度为5×1018cm-3，厚度为20nm；
由此制得本发明的具有N-型半导体限制孔结构的VCSEL器件。得到的器件性能与实施实例1的器件性能接近，且高于标准的VCSEL器件。
实施例3
其他步骤同实施例1，不同之处为：
第一步，在MOCVD中，生长的第一层P-型GaN半导体传输层107,厚度为35nm；
第三步，在MOCVD中，在第二步得到的N-型半导体限制孔层上，沉积生长第二层P-型半导体传输层109以及欧姆接触层110；其中第二层P-型半导体传输层109的材料为GaN，厚度为75nm；
由此制得本发明的具有N-型半导体限制孔结构的VCSEL器件。得到的器件性能与实施实例1的器件性能接近，且高于标准的VCSEL器件。
本发明未尽事宜为公知技术。
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