一种高精度低回踢噪声的时钟再生延迟链
阅读说明：本技术 一种高精度低回踢噪声的时钟再生延迟链 (High-precision low-kickback-noise clock regeneration delay chain ) 是由 朱樟明 张玮 马瑞 刘马良 王夏宇 胡进 于 2019-08-16 设计创作，主要内容包括：本发明公开了一种高精度低回踢噪声的时钟再生延迟链,包括：电压转换模块,连接电压输入端,用于将输入信号转换为第一电压信号和第二电压信号；延迟链模块,连接所述电压转换模块和时钟输入端,用于根据所述第一电压信号和所述第二电压信号控制时钟延迟时间得到第一时钟信号簇和第二时钟信号簇；时钟驱动模块,连接所述延迟链模块,用于接收并处理所述第一时钟信号簇和所述第二时钟信号簇,输出多相位时钟信号簇。本发明提供的时钟再生延迟链具有可干扰能力和时钟再生能力,可以适应高精度系统级的应用。(The invention discloses a high-precision low-kickback noise clock regeneration delay chain, which comprises: the voltage conversion module is connected with the voltage input end and used for converting the input signal into a first voltage signal and a second voltage signal; the delay chain module is connected with the voltage conversion module and the clock input end and used for controlling clock delay time according to the first voltage signal and the second voltage signal to obtain a first clock signal cluster and a second clock signal cluster; and the clock driving module is connected with the delay chain module and is used for receiving and processing the first clock signal cluster and the second clock signal cluster and outputting a multi-phase clock signal cluster. The clock regeneration delay chain provided by the invention has the capability of interference and clock regeneration, and can be suitable for high-precision system-level application.)
技术领域
本发明属于激光雷达信号接收机系统技术领域，，具体涉及一种高精度低回踢噪声的时钟再生延迟链。
背景技术
激光雷达利用激光发射器发出激光照射在被探测的物体上，由目标物反射回的激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化电路得出脉冲的飞行时间信息，或者由模数转换器采集回波脉冲的幅值，最后提供给后续的数字信号处理器做进一步处理。在时间数字转化电路中，延迟链锁相环具有广泛的应用前景。
延迟链锁相环的广泛应用，要求延迟链输出多相位时钟的精度和稳定性更高，避免外界环境噪声或是延迟链内部噪声对于其分相精度产生干扰。对于一些多延迟链系统，要求在相同电压下，不同延迟链的延迟时间一致性高，控制电压的微弱变化不会对延迟链产生巨大干扰；在不同电压下，要求延迟链可以准确产生不同延迟时间的稳定延迟。
然而，传统的压控延迟单元不具备抗干扰能力和时钟再生能力，输出的多相位时钟相位间隔不一致，占空比一致性差，相位噪声高，分相精度低，相近延迟时间的电压区分度低，极易受到环境噪声影响，无法适应多线集成芯片和高分辨精度芯片等高精度系统级的应用。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种高精度低回踢噪声的时钟再生延迟链。本发明要解决的技术问题通过以下技术方案实现：
一种高精度低回踢噪声的时钟再生延迟链，包括：电压转换模块，连接电压输入端，用于将输入信号转换为第一电压信号和第二电压信号；
延迟链模块，连接所述电压转换模块和时钟输入端，用于根据所述第一电压信号和所述第二电压信号控制时钟延迟时间得到第一时钟信号簇和第二时钟信号簇；
时钟驱动模块，连接所述延迟链模块，用于接收并处理所述第一时钟信号簇和所述第二时钟信号簇，输出多相位时钟信号簇。
在本发明的一个实施例中，所述延迟链模块包括N个级联的延迟链基本单元，所述延迟链基本单元均连接所述电压转换模块；其中，N为正整数。
在本发明的一个实施例中，所述延迟链基本单元包括依次串联的低通滤波单元、第一延迟子单元、第一时钟再生子单元、第二延迟子单元以及第二时钟再生子单元。
在本发明的一个实施例中，所述低通滤波子单元包括第一电阻R1和第二电阻R2；其中，
所述第一电阻R1的一端连接所述电压转换模块，另一端连接所述第一延迟子单元和所述第二延迟子单元；
所述第二电阻R2的一端连接所述电压转换模块，另一端连接所述第一延迟子单元和所述第二延迟子单元。
在本发明的一个实施例中，所述第一延迟子单元包括依次串接于电源端VDD和GND端的晶体管M1、M5、M6、M3；其中，
所述晶体管M1的源极连接电源VDD端，所述晶体管M3的源极连接GND端；
所述晶体管M1的栅极通过所述第一电阻R1连接电压转换模块；
所述晶体管M3的栅极通过所述第二电阻R2连接电压转换模块；
所述晶体管M5和M6的栅极相互连接，并连接时钟输入端；
在本发明的一个实施例中，所述第一时钟再生子单元包括晶体管M7、M8、M9、M10；其中，
所述晶体管M7的栅极连接所述晶体管M5和M6的漏极公共端，所述晶体管M7的源极连接电源VDD端；
所述晶体管M8的栅极连接所述晶体管M7的栅极并连接所述晶体管M5和M6的漏极公共端，所述晶体管M8的源极连接GND端，所述晶体管M8的漏极连接所述晶体管M7的漏极；
所述晶体管M9的栅极连接所述晶体管M7和M8的漏极公共端，所述晶体管M9的源极连接电源VDD端；
所述晶体管M10的栅极连接所述晶体管M9的栅极并连接所述晶体管M7和M8的漏极公共端，所述晶体管M10的源极连接GND端，所述晶体管M10的漏极连接所述晶体管M9的漏极并作为所述第一时钟再生子单元的输出端输出第一时钟信号。
在本发明的一个实施例中，所述第二延迟子单元包括依次串接于电源端VDD和GND端的晶体管M2、M11、M12、M4；其中，
所述晶体管M2的源极连接电源VDD端，所述晶体管M4的源极连接GND端；
所述晶体管M2的栅极通过所述第一电阻R1连接电压转换模块；
所述晶体管M4的栅极通过所述第二电阻R2连接电压转换模块；
所述晶体管M11和M12的栅极相互连接，并连接所述第一时钟再生子单元的输出端。
在本发明的一个实施例中，所述第二时钟再生子单元包括晶体管M13、M14、M15、M16；其中，
所述晶体管M13的栅极连接所述晶体管M11和M12的漏极公共端，所述晶体管M13的源极连接电源VDD端；
所述晶体管M14的栅极连接所述晶体管M13的栅极并连接所述晶体管M11和M12的漏极公共端，所述晶体管M14的源极连接GND端，所述晶体管M14的漏极连接所述晶体管M13的漏极；
所述晶体管M15的栅极连接所述晶体管M13和M14的漏极公共端，所述晶体管M15的源极连接电源VDD端；
所述晶体管M16的栅极连接所述晶体管M15的栅极并连接所述晶体管M13和M14的漏极公共端，所述晶体管M16的源极连接GND端，所述晶体管M16的漏极连接所述晶体管M15的漏极并作为所述第二时钟再生子单元的输出端输出第二时钟信号。
在本发明的一个实施例中，所述晶体管M1、M2、M5、M7、M9、M11、M13、M15均为PMOS管，所述晶体管M3、M4、M6、M8、M10、M12、M14、M16均为NMOS管。
在本发明的一个实施例中，所述时钟驱动模块包括N个时钟驱动单元，所示N个时钟驱动单元依次与所述N个延迟链基本单元连接。
本发明的有益效果：
1、本发明提供的时钟再生延迟链采用了内嵌低通滤波器的方法，降低了高速时钟对于压控线的回踢噪声，提高了压控线的压控能力，保证了产生的多相位时钟相位间隔一致性；
2、本发明提供的时钟再生延迟链采用时钟再生单元在调节压控延迟时间的同时，恢复时钟占空比，使得每一个压控延迟单元的输出时钟具有一定的时钟延迟，同时具有陡峭的上升沿和下降沿，从而保证了多相位时钟的占空比一致性；
3、本发明提供的时钟再生延迟链增加了时钟再生单元，由于时钟再生单元存在的固有延迟，使得延迟链单元的固有延迟增加，从而使压控线调节范围可以相应减小已达到相同的延迟时间，这使得压控延迟的精度得以有效提升，压控延迟链的抗噪声性能提升，保证了相同延迟时间差所需要的压控电压变化增大，从而更适用于高精度、多链的延迟链锁相环及由其构成的时间数字检测系统。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种高精度低回踢噪声的时钟再生延迟链结构示意图；
图2是本发明实施例提供的另一种高精度低回踢噪声的时钟再生延迟链结构示意图；
图3是本发明实施例提供的延迟链基本单元结构示意图；
图4是本发明实施例提供的低通滤波器等效电路图；
图5是本发明实施例提供的由延迟模块搭建基本延迟单元输出多相位时钟脉冲收缩示意图；
图6是本发明实施例提供的CLK信号经基本延迟单元延迟后信号波形示意图；
图7是本发明实施例提供的传统延迟链与本发明的延迟效果对比图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种高精度低回踢噪声的时钟再生延迟链结构示意图，包括：
电压转换模块，连接电压输入端，用于将输入信号转换为第一电压信号和第二电压信号；
延迟链模块，连接所述电压转换模块和时钟输入端，用于根据所述第一电压信号和所述第二电压信号控制时钟延迟时间得到第一时钟信号簇和第二时钟信号簇；
时钟驱动模块，连接所述延迟链模块，用于接收并处理所述第一时钟信号簇和所述第二时钟信号簇，输出多相位时钟信号簇。
在本实施例中，电压输入信号VCTR连接至电压转换模块的输入端，作为整个延迟链延迟时间的控制信号，电压转换模块将VCTR信号转换为控制信号VBP和控制信号VBN，也即第一电压信号和第二电压信号，输出至延迟链模块，控制延迟链模块的具体延迟时间。
请参见图2，图2是本发明实施例提供的另一种高精度低回踢噪声的时钟再生延迟链结构示意图。
在本实施例中，所述延迟链模块包括N个级联的延迟链基本单元，所述延迟链基本单元均连接所述电压转换模块；其中，N为正整数。控制信号VBP和VBN作为输入信号，连接至每个延迟链基本单元，作为延迟链基本单元具体的延迟时间控制信号，延迟链基本单元输出N个DCLK信号和N个OCLK信号，也即第一时钟信号簇和第二时钟信号簇。CLK信号作为输入信号，连接至第一延迟链基本单元。延迟链基本单元的输出信号连接至时钟驱动模块，相应的，所述时钟驱动模块包括N个时钟驱动单元，所示N个时钟驱动单元依次与所述N个延迟链基本单元连接。
在本实施例中，第一延迟链基本单元的OCLK信号作为输出信号，连接至第二延迟单元及第一时钟驱动模块；第一延迟链基本单元的DCLK信号，同样作为输出信号，连接至第一时钟驱动模块。
以此类推，第N-1延迟链基本单元的OCLK信号作为输出信号，连接至第N延迟单元及第N-1时钟驱动模块；第N-1延迟链基本单元的DCLK信号，同样作为输出信号，连接至第N-1时钟驱动模块。
第N延迟链基本单元的OCLK信号作为输出信号，连接至第N时钟驱动模块；第N延迟链基本单元的DCLK信号，同样作为输出信号，连接至第N时钟驱动模块。
最后，第一至第N时钟驱动模块的输出信号，即为N相位时钟信号簇。
请参见图3，图3是本发明实施例提供的延迟链基本单元结构示意图，所述延迟链基本单元包括依次串联的低通滤波子单元211、第一延迟子单元212、第一时钟再生子单元213、第二延迟子单元214以及第二时钟再生子单元215。
在本实施例中，所述低通滤波子单元211包括第一电阻R1和第二电阻R2；其中，所述第一电阻R1的一端连接所述电压转换模块，另一端连接所述第一延迟子单元212和所述第二延迟子单元214；
所述第二电阻R2的一端连接所述电压转换模块，另一端连接所述第一延迟子单元212和所述第二延迟子单元214。
在本实施例中，所述第一延迟子单元212包括依次串接于电源端VDD和GND端的晶体管M1、M5、M6、M3；其中，所述晶体管M1、M5为PMOS管，所述晶体管M6、M3为NMOS管；
所述晶体管M1的源极连接电源VDD端，所述晶体管M3的源极连接GND端；
所述晶体管M1的栅极通过所述第一电阻R1连接电压转换模块；
所述晶体管M3的栅极通过所述第二电阻R2连接电压转换模块；
所述晶体管M5和M6的栅极相互连接，并连接时钟输入端。
在本实施例中，第一延迟子单元主要起延迟作用，其原理在于，M3、M1作为电流源，控制对于图3中节点A的充放电的最大电流，从而起到延缓A节点信号上升沿(下降沿)的上升(下降)速度，从而起到延迟的作用。
传统的压控延迟链由压控线控制MOS管充放电电流。而MOS管的栅源、栅漏、栅衬电容在对于高频信号而言存在通路，且对于时钟信号这样的大摆幅信号而言，极易使得电容耦合产生回踢噪声现象，影响压控电压，这种现象在多个延迟单元级联、多条延迟链的情况下尤其明显。此外，由于延迟线长度较长，在实际生产中很有可能经过、跨越、绕过多个其他电路模块，因而极易受到其他模块产生的噪声影响。
在本实施例中，通过在噪声源与压控线之间引入的低通滤波器，降低了高频时钟信号对于压控线的影响，保证了产生的多相位时钟相位间隔一致性。
请参见图4，图4是本发明实施例提供的低通滤波器等效电路图；图中，Rout表示压控MOS管的输出阻抗，Cgs表示压控MOS管的栅电容，C表示电压转换模块的输出电容，Rload表示输出电阻，R表示引入的滤波电阻，当未引入该电阻时，噪声电流源产生的噪声电流Inoise在压控线上产生的电压响应可以表示为：
当引入低通滤波电容时，噪声电流源产生的噪声电流在压控线上产生的电压响应可以表示为：
考虑两个电压响应表达式的实际参数并作对比，可以得到引入的低通滤波器将高频噪声响应降低了约(sCgsR+1)倍。
在本实施例中，所述第一时钟再生子单213元包括晶体管M7、M8、M9、M10；其中，所述晶体管M7、M9为PMOS管，晶体管M8、M10为NMOS管；
所述晶体管M7的栅极连接所述晶体管M5和M6的漏极公共端，所述晶体管M7的源极连接电源VDD端；
所述晶体管M8的栅极连接所述晶体管M7的栅极并连接所述晶体管M5和M6的漏极公共端，所述晶体管M8的源极连接GND端，所述晶体管M8的漏极连接所述晶体管M7的漏极；
所述晶体管M9的栅极连接所述晶体管M7和M8的漏极公共端，所述晶体管M9的源极连接电源VDD端；
所述晶体管M10的栅极连接所述晶体管M9的栅极并连接所述晶体管M7和M8的漏极公共端，所述晶体管M10的源极连接GND端，所述晶体管M10的漏极连接所述晶体管M9的漏极并作为所述第一时钟再生子单元的输出端输出第一时钟信号，也即DCLK信号。
在本实施例中，N个级联的延迟链基本单元输出的N个第一时钟信号即为第一时钟信号簇。
传统的延迟链，其基本延迟单元主要由延迟模块搭建，则信号经过该单元后，输出上升沿以及下降沿都会减缓；如果级联计数增加，那么最终输出信号可能在上升还未到达至VDD时，就开始下降，从而造成了占空比恶化；如果级联计数继续增加，占空比持续恶化，最终会导致信号不能产生有效翻转，即占空比为0。请参见图5，图5是本发明实施例提供的由延迟模块搭建基本延迟单元输出多相位时钟脉冲收缩示意图。
本实施例通过增加时钟再生单元，在调节压控延迟时间的同时，恢复时钟占空比，使得每一个压控延迟单元的输出时钟具有一定的时钟延迟，同时具有陡峭的上升沿和下降沿，从而保证了多相位时钟的占空比一致性。
时钟再生单元通过充放电无限制的反相器组，仅仅记录延迟时间，恢复时钟上升和下降速度。以输入信号CLK的上升沿为例，请参见图6，图6是本发明实施例提供的CLK信号经基本延迟单元延迟后信号波形示意图；CLK信号经过第一延迟子单元的延迟翻转后，图3中A点变为下降沿，A点信号的放电电流受到限制，因而A点信号的下降沿被拖缓；从而达到延迟的目的。经过第一时钟再生子单元后，由于充放电电流不受电流源控制，因而可以最为快速的建立B节点和C节点的信号波形，恢复时钟占空比。
在本实施例中，所述第二延迟子单元214包括依次串接于电源端VDD和GND端的晶体管M2、M11、M12、M4；其中，所述晶体管M2、M11为PMOS管，晶体管M12、M4为NMOS管；
所述晶体管M2的源极连接电源VDD端，所述晶体管M4的源极连接GND端；
所述晶体管M2的栅极通过所述第一电阻R1连接电压转换模块；
所述晶体管M4的栅极通过所述第二电阻R2连接电压转换模块；
所述晶体管M11和M12的栅极相互连接，并连接所述第一时钟再生子单元的输出端。
所述第二时钟再生子单元215包括晶体管M13、M14、M15、M16；其中，所述晶体管M13、M15为PMOS管，晶体管M14、M16为NMOS管；
所述晶体管M13的栅极连接所述晶体管M11和M12的漏极公共端，所述晶体管M13的源极连接电源VDD端；
所述晶体管M14的栅极连接所述晶体管M13的栅极并连接所述晶体管M11和M12的漏极公共端，所述晶体管M14的源极连接GND端，所述晶体管M14的漏极连接所述晶体管M13的漏极；
所述晶体管M15的栅极连接所述晶体管M13和M14的漏极公共端，所述晶体管M15的源极连接电源VDD端；
所述晶体管M16的栅极连接所述晶体管M15的栅极并连接所述晶体管M13和M14的漏极公共端，所述晶体管M16的源极连接GND端，所述晶体管M16的漏极连接所述晶体管M15的漏极并作为所述第二时钟再生子单元的输出端输出第二时钟信号，也即OCLK信号。
在本实施例中，N个级联的延迟链基本单元输出的N个第二时钟信号即为第二时钟信号簇。
第二延迟子单元和第二时钟再生子单元的工作原理同第一延迟子单元和第一时钟再生子单元，在此不再赘述。
请参见图7，图7是本发明实施例提供的传统延迟链与本发明的延迟效果对比图。在本实施例中，由于引入的时钟再生单元存在的固有延迟，使得延迟链单元的固有延迟增加，从而使压控线调节范围可以相应减小已达到相同的延迟时间，这使得压控延迟的精度得以有效提升，压控延迟链的抗噪声性能提升，保证了相同延迟时间差所需要的压控电压变化增大，从而更适用于高精度、多链的延迟链锁相环及由其构成的时间数字检测系统。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。