基于fpga的雷达回波信号采集/回放微系统电路芯片
阅读说明：本技术 基于fpga的雷达回波信号采集/回放微系统电路芯片 (Radar echo signal acquisition/playback micro-system circuit chip based on FPGA ) 是由 肖国尧 王太伟 全英汇 杨立轩 柯华锋 吴征程 孙宗正 于 2021-07-09 设计创作，主要内容包括：本发明属于雷达数字信号处理技术领域,具体公开了一种基于FPGA的雷达回波信号采集/回放微系统电路芯片,采用系统级封装,内部基板为多层高密度陶瓷腔体基板,基板的左侧面板安装信号采集/回放模块,其右侧面板安装有信号预处理模块；信号采集/回放模块包含四片ADC芯片和两片DAC芯片；信号采集时,信号预处理模块用于对ADC芯片采集的数据进行下变频处理；信号回放时,信号预处理模块用于对中频雷达信号进行上变频处理；信号预处理模块包含一片FPGA、一片ARM、四片DDR3、一片电源芯片、一片FLASH。本发明实现8路通道的雷达回波信号采集/回放及其芯片国产化,实现系统小型化。(The invention belongs to the technical field of radar digital signal processing, and particularly discloses a radar echo signal acquisition/playback micro-system circuit chip based on an FPGA (field programmable gate array). A system-in-package is adopted, an internal substrate is a multilayer high-density ceramic cavity substrate, a signal acquisition/playback module is installed on a left panel of the substrate, and a signal preprocessing module is installed on a right panel of the substrate; the signal acquisition/playback module comprises four ADC chips and two DAC chips; when the signal is collected, the signal preprocessing module is used for carrying out down-conversion processing on the data collected by the ADC chip; during signal playback, the signal preprocessing module is used for carrying out up-conversion processing on the intermediate frequency radar signal; the signal preprocessing module comprises an FPGA, an ARM, four DDR3, a power supply chip and a FLASH. The invention realizes the acquisition/playback of radar echo signals of 8-channel channels and the localization of chips thereof, and realizes the miniaturization of a system.)
技术领域
本发明涉及电子技术领域，具体是一种基于FPGA的雷达回波信号采集/回放微系统电路芯片，使用MST(Microsystems Technology)，MCM(muti-chip module)，SiP(SystemIn Package)，TSV(Through-silicon Vias)以及RDL(Re-Distribution Layer)技术进行雷达信号采集或回放微系统电路芯片的设计，可用于对雷达信号进行采集和回放。
背景技术
随着电子技术的发展，一个系统的硬件实现越来越复杂，集成度越来越高，微电子技术也步入了纳电子和集成微系统的时代，这对于系统设计提出了新的要求，小型化、模块化成为了不可避免的要求；而且，目前大多数雷达信号采集系统采用国外的芯片，无法实现国产化的需求，在当今的国际关系背景下，往往处于受制于人的境遇。
在实现微系统的方法中，最常见的方法是SiP技术，SiP即系统级封装，是在SoC(系统级芯片)的基础上发展起来的一种新技术，相较SoC，SiP技术具有开发周期短，成本价格低的优势，而同时具有性能优良，体积小，质量轻的优点，在现有的雷达采集回放系统中，多采用单板设计，也有基于SiP的系统设计，但系统中AD通道数量较少，对于信号的预处理能力较弱，且对于国产化的考虑尚不完善。
发明内容
针对现有技术存在的问题，本发明的目的在于提供一种基于FPGA的雷达回波信号采集/回放微系统电路芯片，采用MST(Microsystems Technology)以及SiP(System InPackage)技术，实现8路通道的雷达回波信号采集/回放，实现了多通道雷达回波信号采集/回放的芯片国产化，且均采用裸片设计，整机体积达到40×40×5mm，实现了系统的小型化；同时通过封装和填充，使得信号线间误差更小，增加系统的可靠性。
为了达到上述目的，本发明采用以下技术方案予以实现。
基于FPGA的雷达回波信号采集/回放微系统电路芯片，采用系统级封装，对外封装形式采用焊球阵列封装，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板为正方形，其左侧面板安装信号采集/回放模块，其右侧面板安装有信号预处理模块；
所述信号采集/回放模块用于采集和回放雷达回波信号，包含四片ADC芯片和两片DAC芯片，其中，每两片ADC芯片叠放在一起形成一个ADC芯片叠层体，第一个ADC芯片叠层体位于基板的左上角，第二个ADC芯片叠层体位于所述第一个ADC芯片叠层体的正下方，且两者对齐；两片DAC芯片叠放在一起形成DAC芯片叠层体，所述DAC芯片叠层体位于基板的右下角；
信号采集时，所述信号预处理模块用于对ADC芯片采集的数据进行下变频处理；信号回放时，所述信号预处理模块用于对中频雷达信号进行上变频处理，通过JESD204B将信号传输给DAC；所述信号预处理模块包含一片FPGA、一片ARM、四片DDR3、一片电源芯片、一片FLASH，其中，每两片DDR3叠放在一起形成DDR3叠层体；两个DDR3叠层体并排设置，且位于基板的右上角，两个DDR3叠层体的正下方分别设置FLASH和电源芯片；ARM位于基板的右下角，FPGA位于ARM与DAC芯片叠层体之间；四片DDR3、一片电源芯片、一片FLASH采用MCM技术进行封装形成DDR3封装体，该封装体与FPGA之间设置有时钟模块，所述时钟模块包含至少两个时钟芯片，一个时钟芯片分别与FPGA、ARM单向连接，为其提供系统时钟和高速接口时钟，一个时钟芯片分别与ADC芯片和两片DAC芯片单向连接，为其提供工作时钟。
进一步地，所述ADC芯片叠层体、DAC芯片叠层体、DDR3叠层体中相邻叠层芯片之间设置有垫片，且通过键合线与基板连接。
进一步地，4片ADC芯片分别对应采集雷达信号的方向、距离、速度和目标形状信息。
更进一步地，所述DDR3封装体采用金字塔堆叠结构，即在基板上设置第一中介层，所述第一中介层的右表面焊接电源芯片和FLASH，所述第一中介层的左表面设置第二中介层，所述第二中介层上焊接两个DDR3叠层体。
进一步地，所述FPGA与基板之间设置有硅转接板，FPGA倒装焊接于硅转接板上，硅转接板与基板之间焊接，FPGA通过硅通孔与基板实现直接连通。
进一步地，所述时钟模块的晶振选取8MHz无源晶振、50MHz有源单端晶振和125MHz有源差分晶振，其中，8MHz无源晶振用于提供ARM的系统时钟，50MHz有源单端晶振用于提供FPGA的系统时钟，FPGA内部自带PLL核，实现对系统时钟的倍频与分频，125MHz有源差分晶振通过扇出芯片，使用时钟电平的转换网络，由LVPECL时钟电平转换为LVDS时钟电平，用于提供FPGA的高速接口的时钟。
进一步地，所述ARM选取GD32503系列，ARM引出IO中一部分用作FPGA的上电和加载控制；ARM通过GPIO与FPGA连接；所述FPGA采用JFM7VX690T，FPGA通过SPI总线外挂FLASH，FPGA对外引出用户IO，为用户后续的电路拓展提供便利；FPGA对外引出高速接口，用于输出经预处理后的雷达采集信号。
进一步地，所述ADC选取GM4680，DAC采用GMD9154C。
与现有技术相比，本发明的有益效果为：
(1)本发明的微系统芯片均为国产芯片，实现了百分之百国产化设计，解决雷达信号采集回放系统关键芯片受制于国外的处境；
(2)本发明通过芯片的叠层设计和布局，减小系统的体积，增加系统的可靠性，采用MCM技术对DDR3进行封装，充分考虑到DDR3的容量及位宽，进一步增加系统的集成度；另外，均采用裸片进行设计，使得整机体积达到40×40×5mm，实现了系统的小型化，同时通过进一步的封装和填充，可以使得信号线间误差更小，增加系统的可靠性。
(3)本发明微系统实现了较多通道的雷达信号的采集与回放，集成了AD采集与DA的回放，实现8通道的2GHz模拟3dB输入信号带宽的雷达回波信号的采集与回放，将采集的数据进行预处理后通过高速接口传输给后续系统，也可以通过高速口输入数字信号，进行处理后通过DAC实现雷达信号的回放输出，将板级的功能封装于微系统中，实现系统功能的模块化。
(4)本发明中FPGA和ARM通过GPIO进行互联，系统控制功能由ARM完成，包括上电控制，电流监控，温度监控以及系统工作模式的控制，在系统不工作或待机时进入低功耗模式，以减少系统的功耗和发热，增加系统的稳定性，可靠性，延长系统使用的寿命，FPGA的硬件可编程能力可以实现ARM硬件接口的定制，使得系统兼具FPGA在硬件方面和ARM在软件方面的优势。
附图说明
下面结合附图和具体实施例对本发明做进一步详细说明。
图1为本发明基于FPGA的雷达回波信号采集/回放微系统电路芯片的原理框图；
图2为本发明的时钟电路设计原理框图；
图3为本发明的微系统封装示意图；
图4为本发明的DDR3封装体示意图；
图5为本发明的FPGA与基板的连接示意图；
图6为本发明的叠层体与基板的连接示意图。
具体实施方式
下面将结合实施例对本发明的实施方案进行详细描述，但是本领域的技术人员将会理解，下列实施例仅用于说明本发明，而不应视为限制本发明的范围。
随着现代集成电路的发展，如何提高系统的集成度，稳定性成为电路系统设计的主要问题，在面临系统越来越复杂，性能要求越来越高的情况下，改善系统的结构与封装形式是必须要解决的问题，随着电路系统要求的提高，各种改善系统结构的方法和封装的工艺也越来越成熟，但是，在系统设计中，由于门槛和成本的原因，现有的雷达信号采集回放系统多采用PCB板卡设计，针对这一现状，本发明提出一种基于雷达信号采集回放的微系统设计。
实施例1
针对上述现状，基于MST(Microsystems Technology)微系统技术，利用MCM(muti-chip module)多芯片模组，SiP(System In Package)系统级封装技术，TSV(Through-silicon Vias)硅通孔技术以及RDL(Re-Distribution Layer)技术设计了基于雷达信号采集/回放的微系统电路芯片，参考图1-3，本发明提供的一种基于FPGA的雷达回波信号采集/回放微系统电路芯片，采用系统级封装，对外封装形式采用焊球阵列封装，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板为正方形，其左侧面板安装信号采集/回放模块，其右侧面板安装有信号预处理模块；
所述信号采集/回放模块用于采集和回放雷达回波信号，包含四片ADC芯片和两片DAC芯片，其中，每两片ADC芯片叠放在一起形成一个ADC芯片叠层体，第一个ADC芯片叠层体位于基板的左上角，第二个ADC芯片叠层体位于所述第一个ADC芯片叠层体的正下方，且两者对齐；两片DAC芯片叠放在一起形成DAC芯片叠层体，所述DAC芯片叠层体位于基板的右下角；
信号采集时，所述信号预处理模块用于对ADC芯片采集的数据进行下变频处理；信号回放时，所述信号预处理模块用于对中频雷达信号进行上变频处理，通过JESD204B将信号传输给DAC；所述信号预处理模块包含一片FPGA、一片ARM、四片DDR3、一片电源芯片、一片FLASH，其中，每两片DDR3叠放在一起形成DDR3叠层体；两个DDR3叠层体并排设置，且位于基板的右上角，两个DDR3叠层体的正下方分别设置FLASH和电源芯片；ARM位于基板的右下角，FPGA位于ARM与DAC芯片叠层体之间；四片DDR3、一片电源芯片、一片FLASH采用MCM技术进行封装形成DDR3封装体，该封装体与FPGA之间设置有时钟模块，所述时钟模块包含至少两个时钟芯片，一个时钟芯片分别与FPGA、ARM单向连接，为其提供系统时钟和高速接口时钟，一个时钟芯片分别与ADC芯片和两片DAC芯片单向连接，为其提供工作时钟。
在本发明的雷达信号采集/回放的微系统电路芯片中，控制功能由ARM完成，在ARM选型方面充分考虑IO数量以及电平的匹配，ARM选取GD32503系列，ARM引出IO中一部分用作FPGA的上电和加载控制，同时，ARM完成系统的电流监控，温度监控等，并通过GPIO与FPGA进行连接。
本发明核心的处理芯片采用FPGA+ARM的形式，使得系统兼具FPGA和ARM在硬件和软件方面的优势，FPGA采用JFM7VX690T，是高性能FPGA，具有现场可编程特性，具有大量的可以灵活配置的可编程资源，包含I/O、Block RAM、DSP、MMCM、GTX等可编程模块，方便进行扩展设计，FPGA主要完成雷达信号的预处理，FPGA通过SPI总线外挂FLASH，FLASH用作系统程序最终的固化，同时外挂64位的DDR3，为了进一步增加系统的集成度，充分考虑到DDR3的容量及位宽，采用MCM技术对DDR3进行封装，具体见图4所示，FPGA对外引出大量用户IO，为用户在拓展电路时的灵活应用提供便利，同时，该系列FPGA拥有大量的高速接口，对外引出FPGA的高速接口，用于输出经过预处理后的采集信号，可用于与数据处理模块进行互联，实现数据的高速传输，方便在系统中进行应用。
参照图1，在ARM选型方面充分考虑IO数量以及电平的匹配，ARM选取GD32503系列，FPGA为ARM提供可供编程的外围电路，ARM可以提供便捷的软件处理能力，ADC芯片方面采用4片GM4680，GM4680采用单核心设计，支持2GHz模拟3dB输入信号带宽，支持1.4到2.2VP-P宽范围输入量程，内置DDC变频路径与1/200Cycle群延迟滤波，可以实现8通道的AD转换以及实现8路的DDC(数字下变频)输出；AD芯片和FPGA间通过JESD204B进行连接。DAC芯片采用GMD9154C，GMD9154C为4通道DAC，位宽为16位，与FPGA通过JESD204B进行连接，时钟电路充分考虑到目前国产时钟芯片的现状，没有使用目前国产尚不成熟的可配置的时钟芯片，采用时钟扇出的芯片和时钟电路为微系统提供工作时钟，系统所需的所有核心芯片均采用国产的裸片，实现全系统国产化，以及雷达信号采集回放系统的小型化和模块化。
在系统中，ARM控制完成FPGA的上电与程序加载，完成系统的初始化，时钟网络为FPGA提供系统时钟和高速链路的参考时钟，也为ADC与DAC芯片提供工作时钟，4片ADC芯片分别完成对雷达信号的方向、距离、速度以及目标形状信息的采集与数字化，通过与FPGA的JESD204B连接将数字信息传输给FPGA，FPGA对信号进行DDC(数字下变频)，并通过FPGA对外引出的高速接口将数据传输给数据处理模块进行信号的进一步处理；同时，也可以通过将中频的雷达信号的方向、距离、速度以及目标形状的数字信息进行DUC(数字上变频)，然后通过JESD204B将信号传输给DAC，进行雷达回波信号的回放。
实施例2
为了实现雷达信号采集回放微系统的国产化，考虑到目前国产时钟芯片的现状，时钟电路扇出的时钟芯片和自主设计的时钟网络为FPGA提供系统时钟，高速接口时钟，为ARM提供系统时钟，为ADC芯片提供工作时钟，参照图2，考虑到系统所需的时钟，晶振选取8MHz无源晶振，50MHz有源单端晶振和125MHz有源差分晶振三种，8MHz无源晶振用于提供ARM的系统时钟，50MHz有源单端晶振用于提供FPGA的系统时钟，FPGA通过内部自带PLL核，可以实现对系统时钟的倍频与分频，方便对于采集到的信号进行预处理，125MHz有源差分晶振通过扇出芯片，使用时钟电平的转换网络，由LVPECL时钟电平转换为LVDS时钟电平，用于提供FPGA的高速接口的时钟，在选择高速接口的参考时钟频率时，充分考虑目前国产化信号处理模块的现状，选取了125M的差分时钟作为高速接口的参考时钟，可用于兼容全国产化要求的信号处理模块进行高速的数据传输。
实施例3
参照图4和6，为了减小DDR3所占电路的面积，对DDR3采用MCM-C技术即采用多层陶瓷基板的MCM，MCM技术封装效率高，成本低且具有成熟的工艺技术，将4片DDR3的CSP(芯片尺寸封装)组装在多层陶瓷基板上，基板采用低温共烧陶瓷基板，片内互联采用WireBonding(键合)工艺，MCM封装的整体尺寸为20×13mm。在模组封装中，除去DDR3外，还封装有用于给DDR3供电的电源芯片，以及一片FLASH，用于为适用的系统提供合适的存储设计，使得4片DDR3组成的模组满足系统对于DDR3位宽和存储容量的要求并进一步提高系统的集成度。
为了满足系统级封装对于小型化和模块化的要求，该发明中所有芯片采用裸片的形式进行设计，参照图3，图3为微系统整体封装的简要示意图，微系统采用系统级封装技术，系统级封装的显著优势是可以把不同的IC工艺集成在一起，在本发明中，在SiP的封装就包括CSP，TSV，RDL，MCM等封装技术，在微系统设计中，整体封装大小为40×40×5mm，对外封装为BGA封装，内部的电路基板为多层高密度陶瓷腔体基板，在封装的简要图示中，对于大小不同的芯片采用金字塔形堆叠的封装，上下层均采用键合线连接到基板，在本发明中，包括时钟网络和各转换芯片等较小的芯片就采用金字塔形的堆叠方式，堆叠与较大的芯片之上。对于大小相同的芯片，采用在芯片之间增加垫片，增加上层芯片高度，同时给下层芯片留出键合的空间，在本发明中，ADC和DAC均采用此类堆叠方式，对于DDR3，出于国产芯片的考量，将DDR3做进一步封装，采用堆叠和增加硅转接板的方式对DDR3进行MCM的封装；对于FPGA通过倒装焊形式连接到硅转接板，通过TSV(Through-silicon Vias)连接到基板，具体见图5所示，通过RDL(Re-Distribution Layer)技术将空闲IO进行引出，这样可以将FPGA空闲IO的原有设计进行变化，增加IO之间的间距，增加系统的可靠性；同时代替部分IC线路的设计，减少系统设计的时间，最重要的是，IO的引出使电路具有较高的可扩展性。靠下位置放置FPGA以及ARM，靠上位置放置FLAH以及MCM封装的DDR3，在放置时，应尽量避开对于系统信号传输的至关重要的走线部分，微系统内部采用键合线与外部引脚进行互联。
综上，本发明在采用MST技术的基础上，利用MCM以及SiP封装技术，设计了一种基于雷达信号采集/回放的微系统，整个系统中包含4片双通道的AD芯片以及2片4通道的DA芯片，可以实现8路信号的AD变换以及DA变换，同时封装有具有大量可编程资源的FPGA，提供大量的用户IO，实现系统功能的扩展以及对信号的预处理，另外，整个微系统的裸芯片均采用国产器件，实现了整个系统百分之百的国产化，同时在设计时也充分考虑到后续系统国产的要求，在引出用户互联资源时，也针对目前国产的信号处理模块进行了兼容的设计，使之更适用于国产雷达系统的使用，本发明充分利用微系统技术以及相关封装技术的优势，使得系统具有更好的信号质量、更低的损耗以及更高的稳定性。
此外，本发明可以对雷达回波数据进行回放，将试验数据进行存储，通过本系统可以方便地进行现场实验中雷达图像数据的回放，进行模拟实验，减少雷达系统现场实验次数，从而大大减少试验费用和时间。对于雷达系统，在试验阶段，需要根据应用场景做大量地现场实验，验证雷达系统的功能与性能，根据雷达系统的应用场景，这些实验往往成本较高，不适合多次重复验证；所以在现场实验之后，如果需要多次试验雷达系统，只需将采集和存储下来的现场实验的波形数据进行回放，进行模拟实验即可。
虽然，本说明书中已经用一般性说明及具体实施方案对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。