阅读说明：本技术 降低相干测量设备零秒延时波动的方法 (Method for reducing zero second delay fluctuation of coherent measurement equipment ) 是由 蒋文丰 于 2019-09-28 设计创作，主要内容包括：本发明提出的一种降低相干测量设备零秒延时波动的方法,旨在提供一种降低相干测量设备零秒延时波动的电路设计方法。本发明通过下述技术方案予以实现：在相干测量设备的电路设计中,将信号处理电路的低频参考时钟,通过锁相环电路提升到高频时钟,然后将高频时钟信号送给DAC,DAC将高频参考时钟送给现场可编程门阵列FPGA,高频时钟信号通过FPGA内置数字时钟管理模块DCM,在DCM中产生ADC和DAC的工作时钟,并对齐ADC与DAC的工作时钟相位；FPGA内部逻辑处理电路将ADC工作时钟作为系统钟,把ADC采样时刻模糊产生的零秒延时波动控制在一个高频时钟波长内,处理后产生的转发数据,通过数模转换器DAC输出。(The invention provides a method for reducing zero-second delay fluctuation of coherent measurement equipment, and aims to provide a circuit design method for reducing the zero-second delay fluctuation of the coherent measurement equipment. The invention is realized by the following technical scheme: in the circuit design of the coherent measurement equipment, a low-frequency reference clock of a signal processing circuit is promoted to a high-frequency clock through a phase-locked loop circuit, then the high-frequency clock signal is sent to a DAC (digital-to-analog converter), the DAC sends the high-frequency reference clock to a Field Programmable Gate Array (FPGA), the high-frequency clock signal is internally provided with a digital clock management module (DCM) through the FPGA, working clocks of the ADC and the DAC are generated in the DCM, and the working clock phases of the ADC and the DAC are aligned; the FPGA internal logic processing circuit takes an ADC working clock as a system clock, controls zero-second delay fluctuation generated by ADC sampling time blurring within a high-frequency clock wavelength, and outputs forwarding data generated after processing through a digital-to-analog converter (DAC).)

降低相干测量设备零秒延时波动的方法

技术领域

本发明涉及一种用于航天测控中的技术，通过硬件电路设计降低相干测量设备零秒延时波动的方法。

背景技术

在航天测控中通常采用相干测量方法来完成飞行目标的距离测量，通过在飞行器平台上安装相干转发设备并配合地面测控站协作完成距离测量任务。以星地无线电测控情况为例，地面站将测距信号调制到上行载波并发射，星上相干测量设备(一般叫做测控应答机)对接收信号进行处理，对测距信号的处理可以采用相对简单的透传方式，也可以采用再生方式。经处理的测距信号重新调制到下行载波，地面站接收到的测距信号与本地测距信号进行相关运算得到信号传输延时，经换算即得到距离。此种方法测得的信号传输延时包括测距信号在空间的真实传输时间和测距信号在相干测量设备内部的处理延时。测距信号在相干测量设备内部的处理延时叫做零秒延时，最终测量的距离参数需要扣除零秒延时。由于电路元器件的参数变化和设计方式的不同，相干测量设备每次开机零秒延时参数都存在差异，这种差异叫做零秒延时波动。

对于透传方式，只需要在模拟域对信号进行变频、滤波、放大等操作，不需要进行信号再生等操作，零秒延时波动只与元器件特性相关。对于再生方式，需要对测距信号进行数字信号处理，实现测距信号的处理和再生，为完成测距信号的处理和再生需要对测距信号进行ADC、DAC转化和数字信号处理，数字信号处理通过现场可编程门阵列FPGA完成。传统测距信号数字处理电路将参考时钟送给FPGA，由FPGA将参考时钟分别送给ADC和DAC作为采样时钟，此种方法可保证模/数转换器ADC(简称A/D转换器或ADC)采样时钟和数/模转换器DAC(简称D/A转换器或DAC)采样时钟相位对齐，保证测距信号在FPGA内部的处理延时固定。受FPGA器件内部工作时钟频率限制，传统数字信号处理方法参考时钟一般在100MHz左右，由于参考时钟上升沿位置每次开机时存在不确定性，ADC采样时刻存在时间模糊。由于每次开机后参考时钟的起始相位差异，ADC采样时刻的采样时钟沿存在一个波长的采样时间模糊，在使用100MHz采样时，每次开机由于测距信号ADC采样时刻模糊导致的测控应答机零秒延时波动为3米。为提高航天测控系统测量精度，需要降低相干测量设备零秒延时波动，以便精确测量飞行器距离。

发明内容

为了克服上述现有数字信号处理电路ADC采样时刻模糊导致的零秒延时波动过大的问题，本发明的目的是提供一种降低相干测量设备零秒延时波动的方法。

本发明解决其技术问题所采用的技术方案是：一种降低相干测量设备零秒延时波动的方法，其特征在于包括如下步骤：在相干测量设备的电路设计中，将信号处理电路的低频参考时钟，通过锁相环电路提升到高频时钟，然后将高频时钟信号送给数模转换器DAC，DAC将高频参考时钟送给现场可编程门阵列FPGA，高频时钟信号通过FPGA内置数字时钟管理模块DCM，在DCM中产生模数转换器ADC和数模转换器DAC的工作时钟，并对齐ADC与DAC的工作时钟相位；FPGA内部逻辑处理电路将ADC工作时钟作为系统钟，把ADC采样时刻模糊产生的零秒延时波动控制在一个高频时钟波长内，处理后产生的转发数据，通过数模转换器DAC输出。

本发明相比于现有技术具有如下有益效果：

可以显著降低相干测量设备零秒延时波动。本发明通过将低频参考时钟通过锁相环变换为高频时钟，高频时钟作为DAC工作时钟并送给FPGA，通过FPGA内部的数字时钟管理模块DCM产生与DAC同相位的ADC采样时钟，保证了ADC采样时钟相位与DAC工作时钟相位对齐。ADC采样时钟和DAC调制器时钟相位对齐可保证测量信号在FPGA内部处理时间固定，消除时钟相位的不确定带来的零秒延时波动。FPGA通过将ADC采样时钟作为数字处理电路系统钟，把ADC采样时刻模糊产生的零秒延时波动控制在一个高频时钟波长内，可大幅度降低相干测量设备零秒延时波动。

本发明将低频参考时钟变换为高频时钟作为ADC参考时钟，FPGA可将ADC采样时刻模糊导致的相干测量设备零秒延时波动控制在一个高频时钟波长内。

本发明利用信号处理电路FPGA和ADC采样时钟相位与DAC相结合的方式，同时兼顾了信号处理电路的灵活性和模拟电路的可靠性，并且降低了成本。

附图说明

下面结合附图和实施例对本专利进一步说明。

图1是本发明一种降低相干测量设备零秒延时波动的电路原理示意图。

具体实施方式

参阅图1。根据本发明，在相干测量设备的电路设计中，将信号处理电路的低频参考时钟，通过锁相环电路提升到高频时钟，然后将高频时钟信号送给数模转换器DAC，DAC将高频参考时钟送给现场可编程门阵列FPGA，高频时钟信号通过FPGA内置数字时钟管理模块DCM，在DCM中产生模数转换器ADC和数模转换器DAC的工作时钟，并对齐ADC与DAC的工作时钟相位；FPGA内部逻辑处理电路将ADC工作时钟作为系统钟，把ADC采样时刻模糊产生的零秒延时波动控制在一个高频时钟波长内，处理后产生的转发数据，通过数模转换器DAC输出。

FPGA数字处理电路系统钟和ADC采样参考时钟为高频时钟。ADC采样时刻模糊设置为1个高频时钟波长。

数字时钟管理模块DCM可以由最底层DLL模块、数字频率合成器DFS、数字移相器DPS和数字频谱扩展器DSS四部分组成，DLL模块由一个延时线和控制逻辑组成，延时线对时钟输入端CLKIN产生一个延时，时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端CLKFB；控制逻辑在反馈时钟到达时采样输入时钟，以调整二者之间的偏差，实现输入和输出的零延时，控制逻辑在比较输入时钟和反馈时钟的偏差后，调整延时线参数，在输入时钟后不停地***延时，直到输入时钟和反馈时钟的上升沿同步，锁定环路进入“锁定”状态，只要输入时钟不发生变化，输入时钟和反馈时钟就保持同步。DLL提供零传播延迟，低时钟相位差和高级时钟区域控制等。

尽管上述已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。