一种倒装电极及其制作方法
阅读说明：本技术 一种倒装电极及其制作方法 (Inverted electrode and manufacturing method thereof ) 是由 邓高杰 林武 李文浩 陈荣炎 于 2020-12-18 设计创作，主要内容包括：一种倒装电极及其制作方法,其中方法包括如下步骤,制作第1层Cr层；制作第2层AlCu合金层；交替蒸镀Ti层和Pt层各3层,形成第3-8层的TiPt复合层；制作第9层Au层；蒸镀第10Ti层及第11层Pt层；制作第12层Au层；制作第13层Ti层。上述技术方案,可以改善倒装电极芯片在顶针测试实验中的性能表现,并能够降低使用成本。(A flip-chip electrode and its preparation method, wherein the method includes the following step, make the layer Cr of layer 1; manufacturing a 2 nd AlCu alloy layer; alternately evaporating 3 Ti layers and 3 Pt layers to form a TiPt composite layer of the 3 rd to 8 th layers; manufacturing a 9 th Au layer; evaporating a 10 th Ti layer and an 11 th Pt layer; manufacturing a 12 th Au layer; the 13 th Ti layer was produced. By the technical scheme, the performance of the flip electrode chip in the thimble test experiment can be improved, and the use cost can be reduced.)
技术领域
本发明涉及倒装电极设计，尤其涉及一种提升倒装电极性能的制作方法。
背景技术
氮化镓基发光二极管(Light Emitting Diode，LED)具有功能损耗低、寿命长、可靠性好等优点被广泛应用于信号灯、背光源显示、汽车照明及室内照明等领域。随着大功率高光效LED的普及和应用，倒装产品(Filp Chip)具有更广阔的应用市场、应用价值更高。目前在处理芯片级封装技术上，LED固晶机、贴片机等传统贴片封装设备在处理芯片与蓝膜分离上，普遍使用顶针刺破蓝膜的办法；本产品设计的倒装结构产品需要进行上述的顶针性能验证，现有技术中如CN 201320549532.1和CN 201320550892.3介绍的倒装芯片，均存在电极耗费高的问题。
发明内容
为此，需要提供一种能够提高倒装电极的芯片抗顶针测试性能的方法。
一种倒装电极的制作方法，包括如下步骤，
制作第1层Cr层；
制作第2层AlCu合金层；
交替蒸镀Ti层和Pt层各3层，形成第3-8层的TiPt复合层；
制作第9层Au层；
蒸镀第10Ti层及第11层Pt层；
制作第12层Au层；
制作第13层Ti层。
具体地，包括步骤，
制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜；
交替蒸镀Ti层和Pt层各3层，以1A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜；
蒸镀第10Ti层及第11层Pt层，以1A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜；
制作第12层Au层，以10A/S的镀率进行镀膜；
制作第13层Ti层，以1A/S的镀率进行Ti层镀膜。
具体地，包括步骤，
制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜；
交替蒸镀Ti层和Pt层各3层，以2A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜；
蒸镀第10Ti层及第11层Pt层，以2A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜；
制作第12层Au层，以10A/S的镀率进行镀膜；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜。
具体地，包括步骤，
制作第1层Cr层，镀膜厚度为30A；
制作第2层AlCu合金层，镀膜厚度为1500A；
交替蒸镀Ti层和Pt层各3层，每层Ti厚度600A，每层Pt厚度500A，形成第3-8层的TiPt复合层；
制作第9层Au层，镀膜厚度为11000A；
蒸镀第10Ti层镀膜厚度1500A，蒸镀第11层Pt层，镀膜厚度700A；
制作第12层Au层，镀膜厚度1000A；
制作第13层Ti层，镀膜厚度500A。
具体地，包括步骤，制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜，镀膜厚度为30A；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜，镀膜厚度为1500A；
交替蒸镀Ti层和Pt层各3层，其中每层Ti厚度600A，每层Ti先以1A/S的镀率进行300A的镀膜，再以2A/S的镀率进行300A的镀膜，每层Pt厚度500A，形成第3-8层的TiPt复合层；每层Ti厚度600A，每层Pt厚度500A，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜，镀膜厚度为11000A；
蒸镀第10层Ti层，以1A/S的镀率进行Ti层镀膜，镀膜厚度1500A，蒸镀第11层Pt层，以1A/S的镀率进行Pt层镀膜，镀膜厚度700A；
制作第12层Au层，以10A/S的镀率进行镀膜，镀膜厚度1000A；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜，镀膜厚度500A。
上述技术方案，可以改善倒装电极芯片在顶针测试实验中的性能表现，并能够降低使用成本。
附图说明
图1为
具体实施方式
所述的倒装电极示意图；
图2为具体实施方式所述的顶针实验批次结果示意图；
图3为具体实施方式所述的小批次重复实验结果示意图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
一种倒装电极的制作方法，包括如下步骤，
制作第1层Cr层；Cr层用于实现欧姆接触和提升与底材的粘附性，
制作第2层AlCu合金层；AlCu合金层用于增加芯片反射率及可靠性。
交替蒸镀Ti层和Pt层各3层，形成第3-8层的TiPt复合层；其中Ti层能够增加金属层间的粘附性，Pt层用于提高老化能力。
制作第9层Au层；Au层能够增强导电能力，
蒸镀第10Ti层及第11层Pt层；Ti层能够增加金属层间的粘附性，Pt层用于提高老化能力。
制作第12层Au层；Au层能够增强导电能力，
制作第13层Ti层；Ti层能够增加与芯片DBR层间的粘附性。
结合图1我们可以看到，各层按照从底到面，1-13层的方式排布，通过该种排布的设计，最面上实现Ti层包覆，能够使电极顶层与芯片DBR层结合地更为紧密，从而提升芯片抗顶针实验的强度。同时在两层Au层之间加入TiPt层的设计，在保证结构强度的同时，降低了Au层的厚度，因而还降低了Au的使用，从而降低了整体的设计成本。
在图2所示的顶针实验批次结果中我们可以看到，顶针实验对上述方案制成的芯片实验结果为，严重破损12.5％，轻微破损达48.75％，无损率达38.75。对比以往的常规做法的6.75的无损率有较大提升。在图3所示的小批次重复验证结果中，严重破损2.5％，轻微破损达50％，无损率达47.5。
具体地，包括步骤，
制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜；
交替蒸镀Ti层和Pt层各3层，以1A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜；
蒸镀第10Ti层及第11层Pt层，以1A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜；
制作第12层Au层，以10A/S的镀率进行镀膜；
制作第13层Ti层，以1A/S的镀率进行Ti层镀膜。
通过上述镀率设置，能够让各膜层内部更加致密，保证性能的同时能够让各膜层之间的结合更为紧密，从而提升顶针实验表现。
具体地，包括步骤，制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜；
交替蒸镀Ti层和Pt层各3层，以2A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜；
蒸镀第10Ti层及第11层Pt层，以2A/S的镀率进行Ti层镀膜，以1A/S的镀率进行Pt层镀膜；
制作第12层Au层，以10A/S的镀率进行镀膜；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜。
通过不同的镀率设置，能够让各膜层内部更加致密，保证性能的同时能够让各膜层之间的结合更为紧密，从而提升顶针实验表现。
制作第1层Cr层，镀膜厚度为30A；
制作第2层AlCu合金层，镀膜厚度为1500A；
交替蒸镀Ti层和Pt层各3层，每层Ti厚度600A，每层Pt厚度500A，形成第3-8层的TiPt复合层；
制作第9层Au层，镀膜厚度为11000A；
蒸镀第10Ti层镀膜厚度1500A，蒸镀第11层Pt层，镀膜厚度700A；
制作第12层Au层，镀膜厚度1000A；
制作第13层Ti层，镀膜厚度500A。上述厚度方案允许15％的误差调整，通过对各层的厚度设计，能够更好地发挥电极的整体性能。
另一些实施例中，包括步骤，
制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜，镀膜厚度为30A；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜，镀膜厚度为1500A；
交替蒸镀Ti层和Pt层各3层，其中每层Ti厚度600A，每层Ti先以1A/S的镀率进行300A的镀膜，再以2A/S的镀率进行300A的镀膜，每层Pt厚度500A，形成第3-8层的TiPt复合层；每层Ti厚度600A，每层Pt厚度500A，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜，镀膜厚度为11000A；
蒸镀第10层Ti层，以1A/S的镀率进行Ti层镀膜，镀膜厚度1500A，蒸镀第11层Pt层，以1A/S的镀率进行Pt层镀膜，镀膜厚度700A；
制作第12层Au层，以10A/S的镀率进行镀膜，镀膜厚度1000A；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜，镀膜厚度500A。
上述方案通过在Ti层和Pt层的复合层中进行Ti的不同速率成膜，能够使得成膜的Ti更加紧密，性能更好，具有更强的抗顶针实验性能。
另一些进一步的实施例中，制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜，镀膜厚度为27A；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜，镀膜厚度为1350A；
交替蒸镀Ti层和Pt层各3层，其中每层Ti厚度540A，每层Ti先以1A/S的镀率进行270A的镀膜，再以2A/S的镀率进行270A的镀膜，每层Pt厚度450A，形成第3-8层的TiPt复合层；每层Ti厚度540A，每层Pt厚度450A，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜，镀膜厚度为9900A；
蒸镀第10层Ti层，以1A/S的镀率进行Ti层镀膜，镀膜厚度1350A，蒸镀第11层Pt层，以1A/S的镀率进行Pt层镀膜，镀膜厚度630A；
制作第12层Au层，以10A/S的镀率进行镀膜，镀膜厚度900A；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜，镀膜厚度450A。
上述方案通过在Ti层和Pt层的复合层中进行Ti的不同速率成膜，能够使得成膜的Ti更加紧密，性能更好，具有更强的抗顶针实验性能。
另一些实施例中，包括步骤，
制作第1层Cr层，以0.2A/S的镀率对芯片表面进行镀膜，镀膜厚度为33A；
制作第2层AlCu合金层，以5A/S的镀率进行镀膜，镀膜厚度为1650A；
交替蒸镀Ti层和Pt层各3层，其中每层Ti厚度660A，每层Ti先以1A/S的镀率进行330A的镀膜，再以2A/S的镀率进行330A的镀膜，每层Pt厚度500A，形成第3-8层的TiPt复合层；每层Ti厚度660A，每层Pt厚度550A，形成第3-8层的TiPt复合层；
制作第9层Au层，以10A/S的镀率进行镀膜，镀膜厚度为12100A；
蒸镀第10层Ti层，以1A/S的镀率进行Ti层镀膜，镀膜厚度1650A，蒸镀第11层Pt层，以1A/S的镀率进行Pt层镀膜，镀膜厚度770A；
制作第12层Au层，以10A/S的镀率进行镀膜，镀膜厚度1100A；
制作第13层Ti层，以2A/S的镀率进行Ti层镀膜，镀膜厚度550A。
上述方案通过在Ti层和Pt层的复合层中进行Ti的不同速率成膜，能够使得成膜的Ti更加紧密，性能更好，具有更强的抗顶针实验性能。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明专利的保护范围之内。
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