阅读说明：本技术 半导体元件搭载用基板 (Substrate for mounting semiconductor element ) 是由 菱木薰 大泷启一 佐佐木英彦 留冈浩太郎 于 2020-03-04 设计创作，主要内容包括：本发明提供一种半导体元件搭载用基板,为在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的上表面实施银镀覆作为最表层镀敷的半导体元件搭载用基板,能够实现倒装芯片安装的半导体封装的薄型化且减少成本、操作时间、提高生产率,同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。一种半导体元件搭载用基板,具有通过在由铜系材料构成的金属板(10)上表面设置凹部而形成的柱状端子部(10-1),在柱状端子部上表面具备具有针状的突起组的粗糙化银镀层(11)作为最表层镀层,粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。(The invention provides a semiconductor element mounting substrate, which is a semiconductor element mounting substrate that performs silver plating on the upper surface of a columnar terminal portion formed by providing a concave portion on the upper surface of a metal plate made of a copper-based material as the outermost layer plating, and can realize the thinning of a flip chip-mounted semiconductor package, reduce the cost and the operation time, improve the productivity, and simultaneously, suppress the thickness of the whole plating layer including the silver plating layer to be thin and remarkably improve the adhesion with a sealing resin. A semiconductor element mounting board has a columnar terminal portion (10-1) formed by providing a concave portion on the upper surface of a metal plate (10) made of a copper-based material, and a roughened silver plating layer (11) having needle-like projection groups on the upper surface of the columnar terminal portion is provided as an outermost plating layer, and the roughened silver plating layer has a crystal structure in which the ratio of crystal orientation <101> is the highest among ratios of crystal orientations <001>, <111>, and <101 >.)

半导体元件搭载用基板

技术领域

本发明涉及在柱状端子部的上表面实施银镀敷作为最表层镀敷、在制造半导体封装时对金属板实施了加工的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成。

背景技术

从多引脚化、小型化、薄型化的要求出发，半导体封装中，出现了使用焊球的BGA(Ball Grid Array，球栅阵列)封装、在半导体元件下配置了外界引线的CSP(Chip SizePackage，芯片级封装)、对半导体元件进行倒装芯片连接的封装等各种封装。

其中，作为比较廉价且能够应对上述要求的半导体封装，有在将半导体元件倒装芯片连接于半导体元件搭载用基板的安装用端子后进行树脂密封的QFN(Quad Flat Non-lead，方形扁平无引脚)类型的封装。

例如，专利文献1中记载了将半导体元件进行倒装芯片安装的半导体封装。制造该半导体封装时，通过从使用了金属材料的上表面侧进行的半蚀刻而在上表面侧形成了在上表面具有倒装芯片安装用的内部连接用端子部的柱状端子部，使用该形成了柱状端子部的半导体元件搭载用基板，对半导体元件进行倒装芯片安装后，从半导体元件搭载用基板的上表面侧用密封树脂进行树脂密封，然后，通过从半导体元件搭载用基板的下表面侧进行的半蚀刻使各倒装芯片安装用的柱状端子部独立，同时，在下表面侧形成外部连接用端子部。

为了形成外部连接用端子部，在成为外部连接用端子部的位置预先形成金镀层，以该金镀层为掩模进行半蚀刻，使各倒装芯片安装用的柱状端子部独立。因此，成为倒装芯片安装用的柱状端子部的位置的金属材料从上表面、下表面均未被蚀刻，保留原来金属材料的厚度。

现有技术文献

专利文献

专利文献1：日本特许第4032063号公报

发明内容

发明所要解决的课题

专利文献1中记载的半导体封装是，在成为外部连接用端子部的金属材料的下表面形成金镀层，以该金镀层为掩模进行半蚀刻，形成外部连接用端子部。外部连接用端子部下表面的金镀层对于良好地进行外部连接用端子部与基板的焊接是必需的，因此倒装芯片安装用的柱状端子部会直接保留金属材料的厚度，作为半导体封装而言薄型化是不充分的。

此外，在将半导体元件向内部连接用端子部进行倒装芯片连接后进行树脂密封，但通过半蚀刻加工形成的柱状端子部的突出量小，因此密封树脂与柱状端子部的密合性弱，有时会在安装工序中发生端子脱出。

为了提高柱状端子部与树脂的密合性，可以考虑以表面成为粗糙化面的方式形成基底镀层，在其上以追随粗糙化面的形状的方式层叠贵金属镀层。但为了形成基底镀层的表面的粗糙化面以使得具有即使层叠了贵金属镀层也能够提高与树脂的密合性的凹凸形状的面，有必要较厚地形成基底镀层，而且，用于使基底镀层成为粗糙化面的镀敷速度慢，因此操作时间增加而成本高，生产率会下降。

此外，作为用于提高与树脂的密合性的另一策略，也可以考虑在柱状端子部的表面形成平滑的贵金属镀层后再使贵金属镀层的表面粗糙化，为了将贵金属镀层的表面形成为具有能够提高与树脂的密合性的凹凸形状的粗糙化面，有必要将形成粗糙化面之前的平滑的贵金属镀层较厚地形成，因此贵金属镀层的成本会增大，生产率会下降。

而且，形成平滑的镀层后对表面进行粗糙化，进行粗糙化时被除去的镀敷金属会被浪费。

然而，本案发明人反复进行试验，结果明确了还有下述余地：与上述专利文献中公开的技术相比，能够减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，将镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。

本发明是鉴于上述课题做出的，以之为目的，提供一种半导体元件搭载用基板，其为柱状端子部的上表面实施了银镀覆作为最表层镀敷的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成，能够实现倒装芯片安装的半导体封装的薄型化并且能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。

用于解决课题的方法

为了解决上述课题，本发明的半导体元件搭载用基板的特征在于，其为具有通过在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的半导体元件搭载用基板，在前述柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

此外，本发明的半导体元件搭载用基板中，优选前述粗糙化银镀层的平均晶体粒径小于0.28μm。

此外，本发明的半导体元件搭载用基板中，优选前述柱状端子部的上表面与前述粗糙化银镀层之间具备基底镀层。

发明的效果

根据本发明，可得到一种半导体元件搭载用基板，其为柱状端子部的上表面实施了银镀覆作为最表层镀敷的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成，能够实现倒装芯片安装的半导体封装的薄型化并且能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。

附图说明

图1为显示本发明第1实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的A-A截面的说明图。

图2为显示本发明第1实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。

图3为显示本发明第1实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。

图4为显示使用本发明第1实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

图5为显示本发明第2实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的B-B截面的说明图。

图6为显示本发明第2实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。

图7为显示使用本发明第2实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

图8为显示本发明第3实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的C-C截面的说明图。

图9为显示本发明第3实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。

图10为显示本发明第3实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。

图11为显示使用本发明第3实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

图12为显示本发明第4实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性表示(a)的D-D截面的说明图。

图13为显示本发明第4实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。

图14为显示使用本发明第4实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

图15为显示本案发明人在导出本发明之前导出的半导体元件搭载用基板的主要部分构成的一例的概要说明图。

图16为显示使用图15的半导体元件搭载用基板将半导体元件进行倒装芯片安装的半导体封装的一例的说明图。

符号说明

1、1’、1”、1”’-半导体元件搭载用基板；2、2’、2”、2”’-半导体封装；10-半导体元件搭载用基板的基材(金属板)；10-1、10-3-柱状端子部；10-2-凹部；10a-内部连接用端子部；10b-外部连接用端子部；10c-衬垫部；11-粗糙化银镀层；13-外部连接用镀层；14-焊料；15-密封树脂；16-芯片粘合膏(Die Bond)；17-接合线；20-半导体元件；31、31-1、31-2-镀敷用抗蚀剂掩模；32-蚀刻用抗蚀剂掩模；50-金属板；51-柱状端子部；53-凹部；54-焊料；55-密封树脂；60-半导体元件搭载用基板；70-半导体元件；R1-第1抗蚀剂层；R2-第2抗蚀剂层；R3-第3抗蚀剂层。

具体实施方式

在说明实施方式之前，先对导出本发明的经过和本发明的作用效果进行说明。

本案发明人反复试验，结果，在导出本发明之前，导出了半导体元件搭载用基板60，能够对将半导体元件进行倒装芯片安装的半导体封装进行薄型化，从上表面侧对图15所示那样的由铜系材料构成的金属板50进行半蚀刻，在金属板50的上表面侧形成呈矩阵状排列有多个的倒装芯片安装用的柱状端子部51，在各柱状端子部51之间形成了用于填充对各柱状端子51部进行固定的树脂的凹部53。

根据该半导体元件搭载用基板60，制造半导体封装时，如图16所示，通过焊料54将半导体元件70在柱状端子部51的上表面进行倒装芯片安装并且用密封树脂55密封后，对金属板50的下表面侧整体进行半蚀刻，使各柱状端子部51独立，同时，使独立的各柱状端子部51的下表面和密封树脂55露出，从而能够使作为半导体元件搭载用基板的基材的金属板薄至约一半左右的厚度，实现半导体封装的薄型化。

本案发明人进一步反复研究、考察，结果明确了图15所示半导体元件搭载用基板60中，通过半蚀刻加工形成的倒装芯片安装用的柱状端子部51从金属板50的突出量小，因此，制造图16所示的半导体封装时，密封树脂55与柱状端子部51的密合性弱，存在发生端子脱出的担忧。

这里，作为提高柱状端子部与树脂的密合性的策略，本案发明人对于以表面成为粗糙化面的方式形成柱状端子部的上表面的基底镀层，在其上以追随粗糙化面的形状的方式层叠贵金属镀层进行了研究。但为了将基底镀层的表面的粗糙化面形成为具有即使层叠了贵金属镀层也能够提高与树脂的密合性的凹凸形状的面，有必要较厚地形成基底镀层，而且，用于使基底镀层成为粗糙化面的镀敷速度慢，因此操作时间增加、成本变高，生产率会下降。

此外，作为用于提高与树脂的密合性的另一策略，本案发明人对于在柱状端子部的上表面的表面形成平滑的贵金属镀层后再使贵金属镀层的表面粗糙化进行了研究。但为了将贵金属镀层的表面形成为具有能够提高与树脂的密合性的凹凸形状的粗糙化面，有必要将形成粗糙化面之前的平滑的贵金属镀层较厚地形成，因此贵金属镀层的成本会增大，生产率会下降。

接下来，本案发明人认为，为了减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，提高与密封树脂的密合性而且使镀层整体的厚度薄，有必要对于柱状端子部的上表面，不设置表面粗糙化的基底镀层，以不对平滑的银镀层表面进行粗糙化的方式形成表面粗糙化的银镀层，或者形成平滑的基底镀层，在其上以不对平滑的银镀层表面进行粗糙化的方式形成表面粗糙化的银镀层。

于是，本案发明人在进行反复试验的过程中导出了一种半导体元件搭载用基板，在柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，从而作为不对平滑的银镀层表面进行粗糙化的情况下的表面粗糙化的银镀层。

需说明的是，本申请中，粗糙化银镀层所具有的针状的突起组是指表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的多个针状突起的集合体。

明确了如果以具有成为这样的表面积比的针状的突起组的方式形成粗糙化银镀层，则密封树脂容易流入各个针状突起的基部，可以在密封树脂固化时发挥由接触面积的增加、凹凸形状带来的物理锚定效果。

进一步，本案发明人反复进行试验，结果明确了：具有针状的突起组的粗糙化银镀层是通过增大了规定的晶体取向的比率的晶体结构的生长而形成，该晶体结构不同于以往的平滑的银镀层的晶体结构、不同于通过对平滑的银镀层表面进行粗糙化而形成了粗糙化面的粗糙化银镀层的晶体结构；并且，通过该晶体结构大幅生长而形成的具有针状的突起组的粗糙化面与通过以往技术形成的粗糙化面相比，具有使得与密封树脂的密合性显著提高度的效果，从而导出了本发明。

本发明的半导体元件搭载用基板是具有通过在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的半导体元件搭载用基板，在柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

如果像本发明的半导体元件搭载用基板那样，粗糙化银镀层具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组，则密封树脂容易流入至各个针状突起的基部。因此，能够在密封树脂固化时发挥由接触面积的增加、凹凸形状带来的物理锚定效果，获得良好的密合性。需说明的是，针状的突起组中各个针状突起的伸展方向是不一样的，当然包括上方、斜向，还包括弯曲的针的形状。如果是针状的突起组中各个针状突起呈放射线状随机伸展的方式，则能够进一步提高对密封树脂的锚定效果。

而且，如果像本发明的半导体元件搭载用基板那样，使得成为在柱状端子部的上表面作为最表层镀层具备的具有针状的突起组的粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的构成，则例如与具有表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)小于1.30的凹凸所构成的粗糙化面的银镀层、具有不同于在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的以往的晶体结构的、通过对平滑的银镀层表面进行粗糙化而形成了粗糙化面的粗糙化银镀层相比，密封树脂进一步容易进入深部，与密封树脂的密合性进一步提高。

此外，如果设为像本发明的半导体元件搭载用基板那样，则在柱状端子部的上表面侧的搭载半导体元件的半导体元件搭载部、直接或通过线与半导体元件进行电连接的内部连接用端子部中，通过利用粗糙化银镀层的针状的突起组增加与焊料、焊膏等连接构件的接触面积，能够防止水分的浸入，同时，热膨胀导致的形变受到抑制，连接构件与镀敷被膜间的层间剥离受到抑制。

需说明的是，本发明的半导体元件搭载用基板的具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层可以以作为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域为基底形成。

此外，如果设为像本发明的半导体元件搭载用基板那样，则利用具有在晶体取向<001>、<111>、<101>的比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层，能够使得与密封树脂的密合性显著提高，结果，在有必要形成用于抑制高温环境下作为柱状端子部的材料的铜的扩散的屏障镀层作为基底镀层的情况下，只要将屏障镀层较薄且平滑地形成为抑制基底的铜的扩散的厚度就足够，不需要形成表面粗糙化的屏障镀层。

此外，具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层可以通过后述条件下的银镀敷、在不对平滑的银镀层表面进行粗糙化的情况下形成。

因此，如果设为像本发明的半导体元件搭载用基板那样，则能够使用于提高与树脂的密合性的粗糙化面的形成成本最小化，而且能够使镀层整体的厚度最小化。

此外，本发明的半导体元件搭载用基板中，优选粗糙化银镀层的平均晶体粒径小于0.28μm。

如果粗糙化银镀层的平均晶体粒径为0.28μm以上，则银镀层的晶体在高度方向生长时晶体彼此的间隔变宽，无法获得1.30以上6.00以下的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)。

如果粗糙化银镀层的平均晶体粒径小于0.28μm，则银镀层的晶体在高度方向生长时晶体彼此的间隔变窄，可得到1.30以上6.00以下的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)。需说明的是，更优选粗糙化银镀层的平均晶体粒径为0.15μm以上0.25μm以下为好。

需说明的是，本发明的半导体元件搭载用基板中，柱状端子部的上表面与粗糙化银镀层之间可以具备基底镀层。

本发明的半导体元件搭载用基板中粗糙化银镀层所具有的针状的突起组的形状优选不对其基底的表面形态产生任何影响，仅由粗糙化银镀层形成，基底的表面状态为平滑或粗糙化均可。考虑到生产率等成本，优选基底是仅在成为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域的表面实施活化处理，在其上形成粗糙化银镀层。考虑高温环境下构成基底的柱状端子部的材料的铜的扩散的影响的情况下，可以在柱状端子部与粗糙化银镀层之间设置平滑的基底镀层作为屏障镀层。这种情况下，只要将镀层较薄且平滑地形成至抑制基底的铜的扩散的厚度就足够，优选薄的基底镀层。

此外，本发明的半导体元件搭载用基板中，关于在柱状端子部的上表面具备的镀层整体的厚度，在不设置基底镀层而是直接在柱状端子部的上表面上形成包含粗糙化银镀层的银镀层的情况下，优选为0.4μm以上6.0μm以下。详细地，可以在成为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域的表面形成0.2μm以上3.0μm以下的银冲击镀层，更优选形成1.5μm；在其上层叠0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，更优选层叠0.5μm。

在基底上例如设置镍镀层作为屏障镀层的情况下，在柱状端子部的上表面具备的镍镀层的厚度优选为0.3μm以上3.0μm以下。详细地，可以在成为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域的表面形成0.3μm以上3.0μm以下的镍镀层，优选形成1.0μm；在其上层叠0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选层叠0.5μm。

在基底的镍镀层与粗糙化银镀层之间例如设置钯镀层的情况下，钯镀层的厚度优选为0.005μm以上0.1μm以下。详细地，可以在成为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域的表面形成的镍镀层上形成0.005μm以上0.1μm以下的钯镀层，优选形成0.01μm。

在基底的镍镀层和钯镀层与粗糙化银镀层之间例如设置金镀层的情况下，金镀层的厚度优选为0.0005μm以上0.01μm以下。详细地，可以在成为半导体元件搭载用基板的基材的金属板的上表面中对应于柱状端子部的区域的表面形成的镍镀层和钯镀层上形成0.0005μm以上0.01μm以下的金镀层，优选形成0.001μm。

需说明的是，本发明的半导体元件搭载用基板中的、具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层可以使用由甲烷磺酸系银镀液构成的、银浓度1.0g/L以上10g/L以下的银镀浴，以温度55℃以上65℃以下、电流密度3A/dm²以上20A/dm²以下进行5～60秒镀敷从而获得。

因此，根据本发明，得到一种半导体元件搭载用基板，其为在柱状端子部的上表面实施了银镀覆作为最表层镀敷的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成，能够实现倒装芯片安装的半导体封装的薄型化，并且能够减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。

以下，对应用本发明的半导体元件搭载用基板和其制造方法进行说明。需说明的是，除非有特殊限定，否则，本发明是不受以下的详细说明的限定的。

第1实施方式

图1为显示本发明第1实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的A-A截面的说明图。

图2为显示本发明第1实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图3为显示本发明第1实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图4为显示使用本发明第1实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

如图1的(a)所示，本实施方式的半导体元件搭载用基板1具备从四个方向伸向搭载半导体元件的区域的多个柱状端子部10-1，如图1的(c)所示，在柱状端子部10-1的上表面具备粗糙化银镀层11作为最表层镀层。柱状端子部10-1是通过在由铜系材料构成的金属板10的上表面设置凹部10-2而形成的。图1中，10a是与半导体元件电连接的内部连接用端子部。

粗糙化银镀层11具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组。

此外，粗糙化银镀层11具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

粗糙化银镀层11的平均晶体粒径具有小于0.28μm的大小。

此外，本实施方式中，粗糙化银镀层11以在由铜系材料构成的金属板10上形成的柱状端子部10-1为基底，形成为0.2μm以上3.0μm以下的厚度。

需说明的是，作为本实施方式的变形例，在形成于由铜系材料构成的金属板10的柱状端子部10-1与粗糙化银镀层11之间可以具备作为阻止高温时铜的扩散的屏障镀层发挥功能的基底镀层。这种情况下的基底镀层可以由包括镍镀、镍/钯镀、镍/钯/金镀中的任一种的镀层构成。这种情况下，粗糙化银镀层11形成为0.2μm以上3.0μm以下的厚度为好。

详细地，例如，基底镀层作为阻止通过焊料进行与半导体元件的电连接的情况下的铜的扩散的屏障镀层发挥功能，该基底镀层以由镍/钯镀构成的镀层、或由镍/钯/金镀构成的镀层来构成的情况下，粗糙化银镀层11形成为0.2μm以上3.0μm以下的厚度为好。

此外，如图2所示，本实施方式的半导体元件搭载用基板1中，各个半导体元件搭载用基板1排列成多列。

接下来，使用图3对本实施方式的半导体元件搭载用基板1的制造工序的一例进行说明。

首先，准备由铜系材料构成的金属板10作为半导体元件搭载用基板的基材(参照图3的(a))。

接下来，在金属板10的两面形成第1抗蚀剂层R1(参照图3的(b))。

接下来，使用描绘有对应于柱状端子部10-1的规定形状的玻璃掩模对金属板10的上表面侧的第1抗蚀剂层R1进行曝光、显影，同时，对金属板10的下表面侧的第1抗蚀剂层R1的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于柱状端子部10-1的部位开口、并且覆盖金属板10的下表面侧的整个区域的镀敷用抗蚀剂掩模31(参照图3的(c))。

接下来，使用镀敷用抗蚀剂掩模31，在金属板10的上表面中对应于柱状端子部10-1的部位形成具有针状的突起组的粗糙化银镀层11作为最表层镀层(参照图3的(d))。

接下来，将镀敷用抗蚀剂掩模31除去(参照图3的(e))，在金属板10的两面形成第2抗蚀剂层R2(参照图3的(f))。

接下来，使用描绘有对应于柱状端子部10-1的规定形状的玻璃掩模对金属板10的上表面侧的第2抗蚀剂层R2进行曝光、显影，同时，对金属板10的下表面侧的第2抗蚀剂层R2的整个区域进行曝光、显影，形成覆盖金属板10的上表面侧的柱状端子部10-1、在对应于凹部10-2的部位开口、并且覆盖金属板10的下表面侧的整个区域的蚀刻用抗蚀剂掩模32(参照图3的(g))。

接下来，对上表面实施半蚀刻加工，形成柱状端子部10-1、凹部10-2(参照图3的(h))。

接下来，将蚀刻用抗蚀剂掩模32除去(参照图3的(i))。

由此，本实施方式的半导体元件搭载用基板1完成。

需说明的是，关于形成作为最表层镀层的具有针状的突起组的粗糙化银镀层11的步骤，例如，通过仅对成为半导体元件搭载用基板的基材的金属板10的上表面中对应于柱状端子部10-1的部位的表面进行活化处理来形成粗糙化银镀层，或者，将例如镍镀层较薄且平滑地形成为能够抑制基底的铜的扩散的厚度来作为屏障镀层，在其上形成粗糙化银镀层11。此时，担心粗糙化银镀层11的密合性的情况下，可以在马上进行粗糙化银镀敷之前，例如形成银冲击镀层，再在其上形成粗糙化银镀层11。

此时，为了形成具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组的粗糙化银镀层11，将由甲烷磺酸系银镀液构成的银镀浴中的银浓度设为1.0g/L以上10g/L以下的范围。特别是，更优选将银浓度设为1.5g/L以上5.0g/L以下的范围。

如果银浓度小于1.0g/L则无法形成充分的粗糙化银镀层被膜，因而是不优选的。如果银浓度高于10g/L则形成的粗糙化银镀层被膜会成为平滑的表面，无法获得银的针状晶体，因而是不优选的。

此外，作为为了提高基底与粗糙化银镀层11的接合性而使用的银冲击镀层的替代物，也可以通过使用钯或含钯合金的镀层使基底与粗糙化银镀层11适当接合。

进一步，为了提高与半导体元件的接合性，还可以在粗糙化银镀层11下形成金或含有金的合金的镀层。

需说明的是，不设置基底镀层而是直接在成为半导体元件搭载用基板的基材的金属板10的上表面中对应于柱状端子部10-1的部位上形成的情况下，粗糙化银镀层11的厚度有必要为0.2μm以上，设为0.2μm以上3.0μm以下为好。进一步从成本的观点出发，更优选设为0.3μm以上1.0μm以下。

此外，作为通过焊料进行与半导体元件的电连接的情况下作为阻止铜的扩散的屏障发挥功能的基底镀层，将基底镀层设为由镍/钯镀构成的镀层或由镍/钯/金镀构成的镀层的情况下，粗糙化银镀层11的厚度设为0.2μm以上3.0μm以下为好。

接下来，使用图4对使用本实施方式的半导体元件搭载用基板1的半导体封装的制造工序的一例进行说明。

首先，准备通过图3所示制造步骤制造的、本实施方式的半导体元件搭载用基板1(参照图4的(a))。

接下来，在半导体元件搭载用基板1的柱状端子部10-1的上表面的内部连接用端子部10a中的半导体元件搭载区域上印刷焊料14，在其上搭载半导体元件20并进行固定，从而使半导体元件20的电极与半导体元件搭载用基板1的内部连接用端子部10a电连接(参照图4的(b))。

接下来，使用成型模具，将半导体元件搭载用基板1的上表面侧的空间区域用密封树脂15密封(参照图4的(c))。

接下来，对金属板10的下表面侧实施半蚀刻加工，使柱状端子部10-1独立(参照图4的(d))。

最后，通过切割、冲压等对排列成多列的半导体封装进行单片化(参照图4的(e))。

由此，得到使用本实施方式的半导体元件搭载用基板1的半导体封装2(参照图4的(f))。

第2实施方式

图5为显示本发明第2实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的B-B截面的说明图。图6为显示本发明第2实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图7为显示使用本发明第2实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

如图5的(b)、图5的(c)所示，本实施方式的半导体元件搭载用基板1’中，在金属板10的下表面中对应于外部连接用端子部10b的位置形成有外部连接用镀层13。其他构成与图1所示第1实施方式的半导体元件搭载用基板1是大体同样的。

接下来，使用图6对本实施方式的半导体元件搭载用基板1’的制造工序的一例进行说明。

首先，准备由铜系材料构成的金属板10作为半导体元件搭载用基板的基材(参照图6的(a))。

接下来，在金属板10的两面形成第1抗蚀剂层R1(参照图6的(b))。

接下来，对金属板10的上表面侧的第1抗蚀剂层R1的整个区域进行曝光、显影，同时，使用描绘有对应于外部连接用端子部10b的规定形状的玻璃掩模对金属板10的下表面侧的第1抗蚀剂层R1进行曝光、显影，形成覆盖金属板10的上表面侧的整个区域、同时在金属板10的下表面侧的对应于外部连接用端子部10b的部位开口的第1镀敷用抗蚀剂掩模31-1(参照图6的(c))。

接下来，使用第1镀敷用抗蚀剂掩模31-1，在金属板10的下表面中对应于外部连接用端子部10b的部位例如依次层叠厚度0.3～3μm的镍镀层、厚度0.005～0.1μm的钯镀层、厚度0.0005～0.1μm的金镀层，形成外部连接用镀层13(参照图6的(d))。

接下来，将第1镀敷用抗蚀剂掩模31-1除去(参照图6的(e))，在金属板10的两面形成第2抗蚀剂层R2(参照图6的(f))。

接下来，使用描绘有对应于内部连接用端子部10a的规定形状的玻璃掩模对金属板10的上表面侧的第2抗蚀剂层R2进行曝光、显影，同时，对金属板10的下表面侧的第2抗蚀剂层R2的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于内部连接用端子部10a的部位开口、并且覆盖金属板10的下表面侧的整个区域的第2镀敷用抗蚀剂掩模31-2(参照图6的(g))。

接下来，使用第2镀敷用抗蚀剂掩模31-2，在金属板10的上表面中对应于内部连接用端子部10a的部位形成具有针状的突起组的粗糙化银镀层11作为最表层镀层(参照图6的(h))。

接下来，将第2镀敷用抗蚀剂掩模31-2除去(参照图6的(i))，在金属板10的两面形成第3抗蚀剂层R3(参照图6的(j))。

接下来，使用描绘有对应于柱状端子部10-1的规定形状的玻璃掩模对金属板10的上表面侧的第3抗蚀剂层R3进行曝光、显影，同时，对金属板10的下表面侧的第3抗蚀剂层R3的整个区域进行曝光、显影，形成覆盖金属板10的上表面侧的柱状端子部10-1、在对应于凹部10-2的部位开口、并且覆盖金属板10的下表面侧的整个区域的蚀刻用抗蚀剂掩模32(参照图6的(k))。

接下来，对上表面实施半蚀刻加工，形成柱状端子部10-1、凹部10-2(参照图6的(l))。

接下来，将蚀刻用抗蚀剂掩模32除去(参照图6的(m))。

由此，第2实施方式的半导体元件搭载用基板1’完成。

需说明的是，形成作为最表层镀层的具有针状的突起组的粗糙化银镀层11的方法与第1实施方式的半导体元件搭载用基板1的制造工序是大体同样的。

接下来，使用图7对使用第2实施方式的半导体元件搭载用基板1’的半导体封装的制造工序的一例进行说明。

首先，从半导体元件搭载用基板1’的准备(参照图7的(a))、半导体元件20的搭载(参照图7的(b))至使用成型模具的密封树脂的形成(参照图7的(c))，与使用第1实施方式的半导体元件搭载用基板1的半导体封装的制造工序(参照图4的(a)～图4的(c))是大体同样的。

接下来，使用外部连接用镀层13作为蚀刻用掩模，从下表面侧实施半蚀刻加工，形成外部连接用端子部10b(参照图7的(d))。

最后，通过切割、冲压等对排列成多列的半导体封进行单片化(参照图7的(e))。

由此，得到使用本实施方式的半导体元件搭载用基板1’的半导体封装2’(参照图7的(f))。

第3实施方式

图8为显示本发明第3实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的C-C截面的说明图。图9为显示本发明第3实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图10为显示本发明第3实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图11为显示使用本发明第3实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

如图8的(a)所示，本实施方式的半导体元件搭载用基板1”具备位于中央位置的、面积大的柱状端子部10-3，以及排列在柱状端子部10-3的四个方向周边的、具有小面积的多个柱状端子部10-1，如图8的(c)所示，在柱状端子部10-1、10-3的上表面具备粗糙化银镀层11作为最表层镀层。柱状端子部10-3作为在上表面搭载有半导体元件的衬垫部10c而构成，柱状端子部10-1作为在上表面通过接合线与半导体元件电连接的内部连接用端子部10a而构成。

粗糙化银镀层11具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组。

此外，粗糙化银镀层11具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

粗糙化银镀层11的平均晶体粒径具有小于0.28μm的大小。

此外，本实施方式中，粗糙化银镀层11以形成于由铜系材料构成的金属板10的柱状端子部10-1为基底，形成0.2μm以上3.0μm以下的厚度。

需说明的是，作为本实施方式的变形例，在形成于由铜系材料构成的金属板10的柱状端子部10-1与粗糙化银镀层11之间，可以具备作为阻止高温时铜的扩散的屏障镀层发挥功能的基底镀层。这种情况下基底镀层可以由包括镍镀、镍/钯镀、镍/钯/金镀中的任一种的镀层构成。这种情况下，粗糙化银镀层11形成为0.2μm以上3.0μm以下的厚度为好。

详细地，例如，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障镀层发挥功能，当该基底镀层采用由镍镀构成的镀层来构成的情况下，粗糙化银镀层11形成为0.2μm以上3.0μm以下的厚度为好。

此外，例如，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障镀层发挥功能，当该基底镀层采用由镍/钯镀构成的镀层来构成的情况下，粗糙化银镀层11形成为0.2μm以上3.0μm以下的厚度为好。

此外，如图9所示，本实施方式的半导体元件搭载用基板1”中，各个半导体元件搭载用基板1”排列成多列。

接下来，使用图10对本实施方式的半导体元件搭载用基板1”的制造工序的一例进行说明。

本实施方式的半导体元件搭载用基板1”的制造工序与图3所示第1实施方式的半导体元件搭载用基板1的制造工序是大体同样的，形成作为最表层镀层的具有针状的突起组的粗糙化银镀层11的步骤也与第1实施方式的半导体元件搭载用基板1中大体同样(参照图10的(a)～图10的(i))。

需说明的是，不设置基底镀层而是直接在柱状端子部的上表面上形成的情况下，粗糙化银镀层11的厚度有必要为0.2μm以上，设为0.2μm以上3.0μm以下为好。进一步从成本的观点出发，更优选设为0.3μm以上1.0μm以下。

此外，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障发挥功能，当设置镍镀层作为该基底镀层的情况下，粗糙化银镀层11的厚度设为0.2μm以上3.0μm以下为好。

此外，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障发挥功能，当设置由镍/钯镀构成的镀层作为该基底镀层的情况下，粗糙化银镀层11的厚度设为0.2μm以上3.0μm以下为好。

接下来，使用图11对使用本实施方式的半导体元件搭载用基板1”的半导体封装的制造工序的一例进行说明。

首先，准备通过图10所示制造步骤制造的、本实施方式的半导体元件搭载用基板1”(参照图11的(a))。

接下来，在半导体元件搭载用基板1”的上表面的柱状端子部10-3中的衬垫部10c上，通过芯片粘合膏(Die Bond)16搭载、固定半导体元件20，同时，通过接合线17将半导体元件20的电极与柱状端子部10-1的内部连接用端子部10a电连接(参照图11的(b))。

接下来，使用成型模具将半导体元件搭载用基板1”上表面侧的空间区域用密封树脂15密封(参照图11的(c))。

接下来，对金属板10的下表面侧实施半蚀刻加工，使柱状端子部10-1、10-3独立(参照图11的(d))。

最后，通过切割、冲压等对排列成多列的半导体封进行单片化(参照图11的(e))。

由此，得到使用本实施方式的半导体元件搭载用基板1”的半导体封装2”(参照图11的(f))。

第4实施方式

图12为显示本发明第4实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性表示(a)的D-D截面的说明图。图13为显示本发明第4实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图14为显示使用本发明第4实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。

如图12的(b)、图12的(c)所示，本实施方式的半导体元件搭载用基板1”’中，在金属板10的下表面中对应于外部连接用端子部10b的位置形成有外部连接用镀层13。其他构成与图8所示第3实施方式的半导体元件搭载用基板1”是大体同样的。

接下来，使用图13对本实施方式的半导体元件搭载用基板1”’的制造工序的一例进行说明。

本实施方式的半导体元件搭载用基板1”’的制造工序与图7所示第2实施方式的半导体元件搭载用基板1’的制造工序是大体同样的。而且，形成作为最表层镀层的具有针状的突起组的粗糙化银镀层11的步骤与第1实施方式的半导体元件搭载用基板1中是大体同样的(参照图13的(a)～图13的(m))。

需说明的是，不设置基底镀层而是直接在柱状端子部的上表面上形成的情况下，粗糙化银镀层11的厚度有必要为0.2μm以上，设为0.2μm以上3.0μm以下为好。进一步从成本的观点出发，更优选设为0.3μm以上1.0μm以下。

此外，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障发挥功能，当设置镍镀层作为该基底镀层的情况下，粗糙化银镀层11的厚度设为0.2μm以上3.0μm以下为好。

此外，基底镀层作为通过引线接合方式进行与半导体元件的电连接的情况下阻止铜的扩散的屏障发挥功能，当设置由镍/钯镀构成的镀层作为该基底镀层的情况下，粗糙化银镀层11的厚度设为0.2μm以上3.0μm以下为好。

接下来，使用图14对使用第4实施方式的半导体元件搭载用基板1”’的半导体封装的制造工序的一例进行说明。

首先，从半导体元件搭载用基板1”’的准备(参照图14的(a))、半导体元件20的搭载(参照图14的(b))至使用成型模具的密封树脂的形成(参照图14的(c))，与使用第3实施方式的半导体元件搭载用基板1”的半导体封装的制造工序(参照图11的(a)～图11的(c))是大体同样的。

接下来，使用外部连接用镀层13作为蚀刻用掩模，从下表面侧实施半蚀刻加工，形成外部连接用端子部10b(参照图14的(d))。

最后，通过切割、冲压等对排列成多列的半导体封进行单片化(参照图14的(e))。

由此，得到使用本实施方式的半导体元件搭载用基板1”’的半导体封装2”’(参照图14的(f))。

实施例

(实施例1)

实施例1的半导体元件搭载用基板是没有基底镀层，以在半导体元件搭载用基板的基材10上形成的柱状端子部10-1为基底，在柱状端子部10-1的上表面形成粗糙化银镀层11的半导体元件搭载用基板的一例。

实施例1中，准备厚度0.125mm、宽度180mm的带状铜材作为半导体元件搭载用基板的基材10(参照图3的(a))，在该铜材两面形成厚度25μm的第1抗蚀剂层R1(参照图3的(b))。接下来，使用描绘有对应于柱状端子部10-1的规定形状的玻璃掩模对金属板10的上表面侧的第1抗蚀剂层R1进行曝光、显影，同时，对金属板10的下表面侧的第1抗蚀剂层R1的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于柱状端子部10-1的部位开口、并且覆盖金属板10的下表面侧的整个区域的镀敷用抗蚀剂掩模31(参照图3的(c))。

接下来，使用镀敷用抗蚀剂掩模31，利用碱和酸对金属板10的上表面中对应于柱状端子部10-1的部位实施预处理后，如下实施电镀处理。

使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm²进行45秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约1.5μm的粗糙化银镀层11(参照图3的(d))。

接下来，将镀敷用抗蚀剂掩模31除去(参照图3的(e))，在金属板10的两面形成第2抗蚀剂层R2(参照图3的(f))，使用描绘有对应于柱状端子部10-1的规定形状的玻璃掩模对金属板10的上表面侧的第2抗蚀剂层R2进行曝光、显影，同时，对金属板10的下表面侧的第2抗蚀剂层R2的整个区域进行曝光、显影，形成覆盖金属板10的上表面侧的柱状端子部10-1、在对应于凹部10-2的部位开口、并且覆盖金属板10的下表面侧的整个区域的蚀刻用抗蚀剂掩模32(参照图3的(g))。

接下来，对上表面实施半蚀刻加工，形成柱状端子部10-1、凹部10-2(参照图3的(h))，将蚀刻用抗蚀剂掩模32除去(参照图3的(i))，从而得到实施例1的半导体元件搭载用基板1。

(实施例2)

实施例2的半导体元件搭载用基板是在通过引线接合(金线或铜线)方式进行与半导体元件的电连接的情况下，作为基底的屏障镀层，对柱状端子部10-1、10-3的上表面实施镍镀层，防止存在于柱状端子部10-1、10-3的铜的热扩散的结构的半导体元件搭载用基板的一例。

实施例2中，直至镀敷用抗蚀剂掩模31的形成(参照图10的(c))、对于金属板10的上表面中对应于柱状端子部10-1、10-3的部位的电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，首先使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm²进行1分30秒镀敷，形成厚度约1.0μm的平滑的作为基底的镍镀层。接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm²进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约0.5μm的粗糙化银镀层11(参照图10的(d))。然后，通过与实施例1大体同样的步骤，形成柱状端子部10-1、10-3、凹部10-2(参照图10的(e)～图10的(h))，将蚀刻用抗蚀剂掩模32除去(参照图10的(i))，从而得到实施例2的半导体元件搭载用基板1”。

(实施例3)

实施例3的半导体元件搭载用基板与实施例2的半导体元件搭载用基板同样，是通过引线接合(金线或铜线)方式进行与半导体元件的电连接的情况下，在柱状端子部10-1、10-3的上表面层叠镍镀层和钯镀层作为基底的屏障镀层，防止存在于柱状端子部10-1、10-3的铜的热扩散的结构的半导体元件搭载用基板的一例。

实施例3中，直至对于金属板10的上表面中对应于柱状端子部10-1、10-3的部位的电镀处理中形成镍镀层为止，与实施例2大体同样地进行。接下来，使用由二氯胺系钯镀液构成的钯镀浴，以电流密度2A/dm²进行10秒镀敷，形成厚度约0.01μm的平滑的作为基底的钯镀层。接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm²进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约0.6μm的粗糙化银镀层11(参照图10的(d))。然后，通过与实施例1大体同样的步骤，形成柱状端子部10-1、10-3、凹部10-2(参照图10的(e)～图10的(h))，将蚀刻用抗蚀剂掩模32除去(参照图10的(i))，从而得到实施例3的半导体元件搭载用基板1”。

(实施例4)

实施例4的半导体元件搭载用基板是利用焊料进行与半导体元件的电连接情况下，通过对柱状端子部10-1的上表面实施银镀层作为基底的屏障镀层，使得银容易向焊料的扩散的结构的半导体元件搭载用基板的一例。

实施例4中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、对于金属板10的上表面中对应于柱状端子部10-1的部位的电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，使用由氰系银镀液构成的银镀浴，以电流密度3A/dm²进行60秒镀敷，形成厚度约1.1μm的平滑的作为基底的银镀层。接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm²进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约0.6μm的粗糙化银镀层11(参照图3的(d))。然后，通过与实施例1大体同样的步骤，形成柱状端子部10-1、凹部10-2(参照图3的(e)～图3的(h))，将蚀刻用抗蚀剂掩模32除去(参照图3的(i))，从而得到实施例4的半导体元件搭载用基板1。

(实施例5)

实施例5的半导体元件搭载用基板与实施例4的半导体元件搭载用基板同样，是利用焊料进行与半导体元件的电连接情况下，在柱状端子部10-1的上表面层叠镍镀层、钯镀层和金镀层作为基底的屏障镀层，防止存在于柱状端子部10-1的铜的扩散的结构的半导体元件搭载用基板的一例。

实施例5中，直至对于金属板10的上表面中对应于柱状端子部10-1的部位的电镀处理中形成钯镀层为止，与实施例3大体同样地进行。接下来，使用由氰系金镀液构成的金镀浴，以电流密度2A/dm²进行10秒镀敷，形成厚度约0.001μm的平滑的作为基底的金镀层。接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm²进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约0.5μm的粗糙化银镀层11(参照图3的(d))。然后，通过与实施例1大体同样的步骤，形成柱状端子部10-1、凹部10-2(参照图3的(e)～图3的(h))，将蚀刻用抗蚀剂掩模32除去(参照图3的(i))，从而得到实施例5的半导体元件搭载用基板1。

(比较例1)

比较例1的半导体元件搭载用基板是没有基底镀层而是在柱状端子部的上表面形成了平滑的银镀层的半导体元件搭载用基板的一例。

比较例1中，直至镀敷用抗蚀剂掩模的形成、对于金属板的上表面中对应于柱状端子部的部位的电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm²进行3分钟镀敷，形成具有平滑面的、厚度约2.5μm的银镀层。然后，通过与实施例1大体同样的步骤形成柱状端子部、凹部，将蚀刻用抗蚀剂掩模除去，从而得到比较例1的半导体元件搭载用基板。

(比较例2)

比较例2的半导体元件搭载用基板是在柱状端子部的上表面形成了具有表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)小于1.30的凹凸所构成的粗糙化面的银镀层的半导体元件搭载用基板的一例。

比较例2中，直至镀敷用抗蚀剂掩模的形成、对于金属板的上表面中对应于柱状端子部的部位的电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm²进行6分钟镀敷，形成具有平滑面的、厚度约5.0μm的银镀层。接下来，使用银镀剥离液对银镀层表面实施2分钟微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面。此时，形成了在表面具有凹凸的粗糙化面的银镀层的厚度为2.8μm，厚度约为具有平滑面的银镀层的一半左右。然后，通过与实施例1大体同样的步骤形成柱状端子部、凹部，将蚀刻用抗蚀剂掩模除去，从而得到比较例2的半导体元件搭载用基板。

(比较例3)

比较例3的半导体元件搭载用基板是以在半导体元件搭载用基板的基材上形成的柱状端子部为基底，在柱状端子部的上表面形成在表面具有粗糙化面的基底镀层，在其上形成了银镀层的半导体元件搭载用基板的一例。

比较例3中，直至镀敷用抗蚀剂掩模的形成、对于金属板的上表面中对应于柱状端子部的部位的电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，首先使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm²进行7分30秒镀敷，形成具有平滑面的、厚度约5.0μm的镍镀层。接下来，使用镍镀剥离液对镍镀层表面实施2分钟微蚀刻处理，从而形成在镍镀层的表面具有凹凸的粗糙化面。此时，形成了在表面具有凹凸的粗糙化面的镍镀层的厚度为2.6μm，厚度约为具有平滑面的镍镀层的一半左右。接下来，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm²进行1分30秒镀敷，形成追随镍镀层的粗糙化面的形状的、表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约1.5μm的、具有带凹凸的粗糙化面的银镀层。然后，通过与实施例1大体同样的步骤形成柱状端子部、凹部，将蚀刻用抗蚀剂掩模除去，从而得到比较例3的半导体元件搭载用基板。

将实施例1～5、比较例1～3的各半导体元件搭载用基板中的镀层构成要件(镀层的种类和厚度、表面积比(这里为(粗糙化或平滑)银镀层的表面积相对于平滑面的表面积的比率)、粗糙化银镀层的晶体取向比率、晶体粒径(平均值))示于表1。

需说明的是，晶体取向比率是，对于使用扫描型电子显微镜(SEM:ScanningElectron Microscope)以10,000倍观察到的视野，利用电子背散射衍射分析装置(ESBD:Electron Backscatter Diffraction)进行解析，将对<001>、<111>、<101>各方位的容许角度设为15°而算出的。此外，晶体粒径设为以取向差15°以上为粒界求出的晶粒的面积圆当量直径。

此外，银镀层的镀敷厚度使用荧光X射线分析装置(SII制SFT3300)测定，使用镍、钯、金电的镀层的镀层的厚度使用荧光X射线分析装置(SII制SFT3300)测定。

此外，表面积比使用3D激光显微镜(OLYMPUS制OLS4100)测定。

[表1]

树脂密合性的评价

在完成的实施例1～5、比较例1～3的各半导体元件搭载用基板的粗糙化银镀层(比较例1中为平滑的银镀层)上形成评价用的Φ2mm的圆筒形树脂模。对于该树脂，使用Dage系列4000(Dage公司制)作为接合测试仪测定剪切强度，从而进行树脂密合性的评价。

将实施例1～5、比较例1～3的各树脂密合性的评价结果示于表2。

[表2]

确认到比较例1的半导体元件搭载用基板的剪切强度为10MPa，不能说具有实际使用时充分的树脂密合性。

而实施例1～5的半导体元件搭载用基板如表2所示均具有比较例1的半导体元件搭载用基板的剪切强度1.5倍的剪切强度，确认到树脂密合性显著提高。

另一方面确认到，比较例2、3的半导体元件搭载用基板与比较例1的半导体元件搭载用基板的剪切强度相比，虽然剪切强度高、树脂密合性提高，但与比较例1的半导体元件搭载用基板的剪切强度相比，仅止于1.1倍的剪切强度，无法获得实施例1～5的半导体元件搭载用基板那样显著的树脂密合性提高效果。

生产率的评价

对为了将实施例1～5、比较例2、3的各半导体元件搭载用基板中最表层镀层的表面形态形成为具有粗糙化面的形态所需的加工时间和银镀敷量进行比较，对生产率进行评价。生产率的评价中，使用将形成平滑的银镀层作为最表层镀层的比较例1的半导体元件搭载用基板中该加工时间、银镀敷的使用量分别设为100时的相对数值作为评价值。需说明的是，半导体元件搭载用基板的镀敷加工是以在生产线上输送的状态进行的，因此，该加工时间的评价值是基于各实施例、比较例的半导体元件搭载用基板的镀敷加工中形成需要最长镀敷时间的金属镀层所需的时间算出的(实施例1：粗糙化银镀层，实施例2、3、5：平滑镍镀层，实施例4：平滑银镀层，比较例2：平滑银镀层，比较例3：平滑镍镀层)。

将实施例1～5、比较例2、3各自的生产率(为了将最表层镀层的表面形态形成为具有粗糙化面的形态所需的加工时间和银镀敷量)的评价结果示于表2。

比较例2的半导体元件搭载用基板是在形成具有平滑面的、厚度约5.0μm的银镀层后，使用银镀剥离液实施微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面的例子，形成了在表面具有凹凸的粗糙化面的银镀层的厚度为2.8μm，厚度约为具有平滑面的银镀层的一半左右，如表2所示，加工时间为200、银使用量为200，确认到加工时间增加，此外原价昂贵的银的成本大幅增加，生产率恶化。

比较例3的半导体元件搭载用基板是在形成具有平滑面的、厚度约5.0μm的镍镀层后，使用镍镀剥离液实施微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面的例子，形成了在表面具有凹凸的粗糙化面的镍镀层的厚度为2.6μm，厚度约为具有平滑面的镍镀层的一半左右，如表2所示，加工时间为250、银使用量为60，确认到虽然能够在一定程度上降低银的成本，但加工时间大幅增加，生产率大幅恶化。

而实施例1～5的半导体元件搭载用基板如表2所示加工时间均为25～50、银使用量均为20～60，与比较例2的半导体元件搭载用基板相比，加工时间降低75～87.5％、银使用量降低70～90％，确认到生产率显著提高。

此外，确认到实施例2、3、5的半导体元件搭载用基板与比较例3的半导体元件搭载用基板相比，加工时间降低80％、银使用量降低67％，生产率显著提高。需说明的是，确认到实施例1和实施例4的半导体元件搭载用基板虽然银使用量与比较例3的半导体元件搭载用基板为同等程度，但与比较例2的半导体元件搭载用基板相比大幅降低，此外，加工时间与比较例3的半导体元件搭载用基板相比降低88～90％，生产率显著提高。

以上对本发明的优选实施方式和实施例进行了详细说明，但本发明不受上述实施方式和实施例的限制，可以在不脱离本发明的范围的情况下对上述实施方式和实施例进行各种变形和替换。

此外，本发明的半导体元件搭载用基板中虽然将半导体元件搭载用基板的基材的材质设为铜合金等铜系材料，但将半导体元件搭载用基板的基材的材质设为镍系合金也是可以适用的。

此外，只要是不对具有针状的突起组的粗糙化面的表面积比和晶体结构造成损害的规定厚度，本发明的半导体元件搭载用基板中，还可以在作为最表层镀层而具备的具有针状的突起组的粗糙化银镀层上进一步层叠例如银镀层、组合了镍、钯、金的镀层作为覆盖用的镀层。

产业可利用性

本发明的半导体元件搭载用基板在需要使用在最表层具有银镀层的半导体元件搭载用基板来制造树脂密封型的半导体封装的领域中是有用的。