具体实施方式

图1为根据一或多个实施方案的封装多个集成电路装置(或晶粒)的实例小芯片系统100的示意图。如图1中所示出，小芯片系统100为封装多个集成电路装置的系统级总成，所述集成电路装置例如以其他细节描述且在图2A至图2D、图5A至图5C以及图6A至图6C中所示出的集成电路装置。

如图1中所示出，小芯片系统100包含封装整合于硅类载板104上的三个晶粒(晶粒A 110、晶粒B 120以及晶粒C 130)的封装102。小芯片系统100可包含例如硅类板104上的多个接脚，所述接脚可被配置为自外部装置或系统接收外部信号或将信号向外传输至外部装置或系统。

每一晶粒可为包含内部集成电路(或内部电路)及接合垫的集成电路装置。在整合及封装期间，三个晶粒110、晶粒120、晶粒130相对于硅类板104翻转(或面向下)，使得三个晶粒的接合垫的接点例如经由微凸块技术与硅类板104上的布线层(或中介层)电接触。

每一晶粒上的接合垫可包含两种类型的接合垫：第一类型接合垫(称为系统垫)及第二类型接合垫(称为测试垫)。出于仅在本发明内容中示出的目的，分别将第一类型接合垫及第二类型接合垫称为系统垫及测试垫。系统垫经组态用于封装内部的晶粒当中的信号线连接，且系统垫被配置为不用于在封装之前的晶圆级测试期间探测。系统垫中的一些向外连接至小芯片系统的接脚，而系统垫中的一些其他者不向外连接至接脚。测试垫被配置为主要用于在封装之前的晶圆级测试期间探测，且测试垫被配置为不与封装中的任何其他晶粒连接且在封装之后可保持不连接。

系统垫可电连接至同一晶粒上的对应测试垫，使得可在不在晶圆级测试期间探测的情况下检查或测试系统垫。系统垫可为输出类型系统垫或输入类型系统垫。在一些状况下，系统垫为在一些情况下充当输出类型系统垫及在其他情况下充当输入类型系统垫的混合垫。输出类型系统垫被配置为将信号或内部数据自晶粒中的内部电路传输至外部晶粒，且可通过将信号自内部电路内部地发送至系统垫以及测试垫来在晶圆级测试期间经测试。输入类型系统垫被配置为将信号或外部数据自外部晶粒接收至晶粒中的内部电路，且可通过将外部信号自测试垫经由系统垫提供至内部电路来在晶圆级测试期间经测试。测试垫可例如经由如在图5A至图5C以及图6A至图6C中以其他细节所论述的多任务或锁存技术电连接至多个系统垫，且用于在晶圆级测试期间测试系统垫的数目。

由于晶粒上的系统垫不用于在晶圆级测试期间探测，故系统垫可具有较小大小(接合面积或垫面积)，使得晶粒可包含更大数目个系统垫以与外部晶粒进行外部连接。同一晶粒上的测试垫可比系统垫具有更大大小，使得测试垫可在晶圆级测试上经探测。在小芯片系统100中，用于探测的测试垫可具有一或多个探测刮痕，而系统垫保持光滑且无刮痕。在同一晶粒上，晶粒上的系统垫的数目可大于测试垫的数目。举例而言，在同一晶粒中，可存在数百个系统垫，而可能仅存在一个或几个测试垫。在一些实例中，所有系统垫均电连接至同一晶粒上的测试垫。在一些其他实例中，系统垫中的一些电连接至同一晶粒上的测试垫，而系统垫中的其他者未连接至测试垫中的任何者。

如图1中所示出，晶粒A 110包含多个系统垫112及多个测试垫114。系统垫112中的每一者可电连接至测试垫114中的对应一者，且可在晶粒A 110封装至封装102中之前的晶圆级测试期间通过使用对应测试垫114来测试。晶粒B 120包含多个系统垫122及多个测试垫124。系统垫122中的每一者可电连接至测试垫124中的对应一者，且可在晶粒B 120封装至封装102中之前的晶圆级测试期间通过使用对应测试垫124来测试。晶粒C 130包含多个系统垫132及多个测试垫134。系统垫132中的每一者可电连接至测试垫134中的对应一者，且可在晶粒C 130封装至封装102中之前的晶圆级测试期间通过使用对应测试垫134来测试。

在封装之后，晶粒A 110上的系统垫112通过连接线101电连接至晶粒B 120上的系统垫122且电连接至晶粒C 130上的系统垫132，而晶粒A 110上的测试垫114保持不连接至晶粒B 120及晶粒C 130。在封装之后，晶粒B 120上的系统垫122通过连接线101电连接至晶粒A 110上的系统垫112且电连接至晶粒C 130上的系统垫132，而晶粒B 120上的测试垫124保持不连接至晶粒A 110及晶粒C 130。在封装之后，晶粒C 130上的系统垫132通过连接线101电连接至晶粒A 110上的系统垫112且电连接至晶粒B 120上的系统垫122，而晶粒C 130上的测试垫134保持不连接至晶粒A 110及晶粒B 120。

图2A为根据一或多个实施方案的用于使用测试垫来测试输出类型系统垫的实例集成电路(IC)装置200的示意图。IC装置200可为图1的晶粒A 110、晶粒B 120或晶粒C 130。IC装置200包含内部电路(或内部集成电路)202、系统垫204以及测试垫206。系统垫204可为图1的系统垫112、系统垫122或系统垫132，且测试垫206可为图1的测试垫114、测试垫124或测试垫134。系统垫204为被配置为将信号自内部电路202传输至外部集成电路装置或晶粒的输出类型系统垫。IC装置200可经组态用于通过使用测试垫206(例如通过将来自内部电路202的系统垫204上的信号内部地发送至测试垫206)在晶圆级测试期间检查系统垫204。

如图2A中所示出，内部电路202经由缓冲器208电连接至系统垫204，且经由缓冲器210电连接至测试垫206。

在晶圆级测试期间，当内部电路202将信号经由缓冲器208发送至系统垫204时，亦将信号经由缓冲器210发送或传递至测试垫206。可探测测试垫206且可例如通过外部测量装置来测量测试垫206上的信号，且可基于对测试垫206上的信号的测量结果来判定系统垫204上的信号。亦即，测量结果可用于判定系统垫204上的信号是否正确或系统垫204及/或自内部电路202至系统垫204的电路路径是否正确地工作。

缓冲器208可被配置为放大来自内部电路202的信号，以及将内部电路202的逻辑类型转换成系统垫204的逻辑类型。缓冲器210可被配置为将内部电路202的逻辑类型转换成测试垫206的逻辑类型。缓冲器210亦可被配置为自内部电路202断开连接，使得在晶圆级测试之后的正常操作期间使测试垫206与内部电路202及系统垫204阻隔或隔离。

图2B为根据一或多个实施方案的用于使用测试垫236来测试输出类型系统垫234的另一实例集成电路(IC)装置230的示意图。IC装置230包含经由缓冲器238电连接至系统垫234的内部电路232。内部电路232、系统垫234以及缓冲器238可分别类似于图2A中的内部电路202、系统垫204以及缓冲器208。

不同于测试垫206经由缓冲器210电连接至内部电路202的图2A中的IC装置200，IC装置230改为包含经由缓冲器240电连接至系统垫234的测试垫236。测试垫236及缓冲器240可类似于图2A的测试垫206及缓冲器210。在晶圆级测试期间，信号自内部电路232经由缓冲器238发送至系统垫234，且接着自系统垫234经由缓冲器240传递至测试垫236。可测量测试垫236上的信号，且可基于对测试垫236上的信号的测量结果来判定系统垫234上的信号。以此方式，亦可在晶圆级测试期间检查或测试系统垫234、自缓冲器238至系统垫234的路径及/或自内部电路232至系统垫234的路径。

图2C为根据一或多个实施方案的用于使用测试垫256来测试输出类型系统垫254的又一实例集成电路(IC)装置250的示意图。IC装置250类似于图2B中的IC装置230，且包含经由缓冲器258电连接至系统垫254的内部电路252，且系统垫254经由缓冲器260电连接至测试垫256。不同于图2B中的IC装置230，IC装置250包含配置于系统垫254与缓冲器260之间的锁存电路262。锁存电路262被配置为通过自输入S输入的控制信号将系统垫254上的信号(例如，自内部电路252至系统垫254的信号)锁存至测试垫256。以此方式，可在受来自输入S的控制信号控制的具体时间点对系统垫上的信号进行抽样，且可将抽样信号传递至测试垫256以用于测试。

图3绘示根据一或多个实施方案的实例锁存(LAT)电路300的电路图。锁存电路300可用作图2C中的锁存电路262。锁存电路300包含具有开关302及反向器304的切换元件、具有较大反向器306及较小反向器308的锁存元件，以及反向器310。锁存电路300包含用于接收控制信号的第一输入S、用于接收输入信号(例如，系统垫上的信号)的第二输入D，以及用于输出锁存于锁存元件中的信号的输出Q。

开关302及反向器304耦接在一起且被配置为均自第一输入S接收控制信号。当控制信号保持高为「1」时，切换元件开启且来自输入D的输入信号转至锁存元件。由于较小反向器308具有比较大反向器306更弱的驱动能力，故来自输入D的输入信号可重写先前所存储的信号，且在输出Q处输出。当控制信号在具体时间点自「1」转低至「0」时，切换元件关闭且输入D自锁存元件断开连接，且输出Q持续输出存储于锁存元件中的信号。亦即，在具体时间点对输入信号进行抽样。

返回参考图2C，在晶圆级测试期间，内部电路252将信号经由缓冲器258传输至系统垫254，且接着将系统垫254上的信号经由锁存电路262及缓冲器260传递至测试垫256。可例如通过内部电路272将控制信号发送至锁存电路262的输入S。控制信号保持高为「1」，使得可在测试垫256处实时测量系统垫254上的信号。当控制信号在具体时间点自「1」转低至「0」时，将系统垫254上的信号锁存于锁存电路262中且在具体时间点对所述信号进行抽样，且将抽样信号持续传递至测试垫256以用于测量。以此方式，可测试具体时间点处的系统垫254上的信号。

图2D为根据一或多个实施方案的用于使用测试垫276来测试输入类型系统垫274的实例集成电路(IC)装置270的示意图。IC装置270可为图1的晶粒A 110、晶粒B 120或晶粒C 130。IC装置270包含内部电路(或内部集成电路)272、系统垫274以及测试垫276。系统垫274可为图1的系统垫112、系统垫122或系统垫132，且测试垫276可为图1的测试垫114、测试垫124或测试垫134。系统垫274为被配置为自外部集成电路装置或晶粒接收信号且将信号传输至内部电路272的输入类型系统垫。IC装置270经组态用于通过使用测试垫276(例如通过将来自测试垫276的外部信号经由系统垫274提供至内部电路272)在晶圆级测试期间检查或测试系统垫274。

如图2D中所示出，系统垫274经由进缓冲器(in buffer)278电连接至内部电路272。进缓冲器278可被配置为将系统垫274的逻辑类型转换成内部电路272的逻辑类型。测试垫276经由进缓冲器280电耦接至系统垫274。进缓冲器280亦可被配置为将测试垫276的逻辑类型转换成系统垫274的逻辑类型。

在晶圆级测试期间，当将例如来自外部源的测试垫276上的信号经由进缓冲器280发送至系统垫274时，则接着将系统垫274上的信号经由进缓冲器278发送至内部电路272。可将通过内部电路272接收到的信号输出至IC装置270上的另一测试垫以用于测量。测量结果可用于判定系统垫274上的信号是否正确或系统垫274及/或自系统垫274至内部电路272的路径是否正确地工作，例如测量结果与参考结果之间的差是否在预定临限值内。

在一些实施方案中，如图2D中所示出，IC装置270包含配置于进缓冲器280与系统垫274之间的受控锁存(LATZ)电路282。图4绘示根据一或多个实施方案的实例LATZ电路400的电路图。LATZ电路400可用作图2D的LATZ电路282。LATZ电路400包含锁存电路(例如，图3的锁存电路300)及额外切换元件。

如图4中所示出，LATZ电路400包含具有开关402及反向器404的第一切换元件、具有较大反向器406及较小反向器408的锁存元件、反相器410，以及具有开关412及反向器414的第二切换元件。锁存电路400包含用于接收第一控制信号的第一输入U、用于接收第二控制信号(或切换信号)的第二输入T、用于接收输入信号(例如，系统垫上的信号)的第三输入D，以及用于输出锁存于锁存元件中的信号的输出Q。

LATZ电路400的第一切换元件可类似于图3的LAT电路300的切换元件。LATZ电路400的锁存元件可类似于图3的LAT电路300的锁存元件，且较小反向器408具有比较大反向器406更弱的驱动能力。第一输入U上的第一控制信号可判定是否更新存储于锁存元件中的信号。当第一输入U上的第一控制信号保持高为「1」时，LATZ 400的锁存元件更新所存储的信号；当第一控制信号自「1」转至「0」时，锁存元件保持信号。当第二输入T上的第二控制信号为「0」时，输出Q自例如系统垫的下游元件隔离；当将第二输入T上的第二控制信号设定为「1」时，第二切换元件开启，且输出Q传递存储于锁存元件中的信号。

返回参考图2D，在正常操作期间，在外部(例如，自外部IC装置)将信号经由系统垫274发送至内部电路272。可将LATZ电路282电路的输入T上的控制信号设定为「0」以自系统垫274隔离，使得不存在功率或能量消耗以及来自测试垫276的干扰。在晶圆级测试期间，系统垫274自外部IC装置断开连接。将LATZ电路282的输入T上的控制信号设定为「1」，使得可将在外部(例如，自外部源)经由测试垫276发送的信号传递至系统垫274以用于仿真外部信号。当输入U上的控制信号保持高为「1」时，LATZ电路282持续更新系统垫274上的仿真信号；当输入U上的控制信号在具体时间点自「1」转至「0」时，LATZ电路282在具体时间点对系统垫274上的仿真信号进行抽样。可通过内部电路272提供及控制LATZ电路282的输入U及输入T上的控制信号。

在集成电路(IC)装置中，测试垫可电连接至多个系统垫且用于例如通过多任务或锁存技术来测试系统垫中的每一者上的信号。系统垫可为输出类型系统垫、输入类型系统垫，或输出类型系统垫与输入类型系统垫的组合。图5A至图5C绘示用于使用测试垫来测试多个输出类型系统垫的IC装置的不同实例。仅出于示出目的，在图5A至图5C中相同标记用于相同元件。图6A绘示用于使用测试垫来测试多个输入类型系统垫的实例IC装置，且图6B至图6C绘示用于使用测试垫来测试多个输出类型系统垫及多个输入类型系统垫的实例IC装置。仅出于示出目的，在图6A至图6C中相同标记用于相同元件。

图5A为根据一或多个实施方案的用于使用测试垫506来测试多个输出类型系统垫504-1......输出类型系统垫504-N(总称为输出类型系统垫(output type system pads)504且分别称为输出类型系统垫(output type system pad)504)的实例集成电路(IC)装置500的示意图。IC装置500对应于图2A的IC装置200但具有多任务能力。

IC装置500包含经由各别出缓冲器(out buffer)508-1......出缓冲器508-N(总称为出缓冲器(out buffers)508或分别称为出缓冲器(out buffer)508)电连接至系统垫504中的每一者的内部集成电路(或内部电路)502。内部电路502可类似于图2A的内部电路202、图2B的内部电路232或图2C的内部电路252。输出类型系统垫504可为图2A的系统垫204、图2B的系统垫234或图2C的系统垫254。出缓冲器508可为图2A的出缓冲器208、图2B的出缓冲器238或图2C的出缓冲器258。测试垫506可为图2A的测试垫206、图2B的测试垫236或图2C的测试垫256。

IC装置500包含电连接至内部电路502与出缓冲器508中的每一者之间的电接点的多路选择器(multiplexer；MUX)512，使得自内部电路502发送至输出类型系统垫504中的任一者的信号亦可经由对应电连接发送至多路选择器512，所述电连接例如电线503-1......电线503-N(总称为电连接(electrical connections)503且分别称为电连接(electricalconnection)503)。内部电路502被配置为将选择信号经由选择(selection；SEL)线501发送至多路选择器512。多路选择器512经由出缓冲器510电连接至测试垫506。多路选择器512受选择信号控制以选择电连接503上的信号中的一者以输出至测试垫506。内部电路502被配置为控制选择信号。

在晶圆级测试期间，通过控制去至多路选择器512的用以选择对应电连接503的选择信号，多路选择器512可被配置为依序选择用于测试的系统垫504。可通过以与图2A中所描述类似的方式使用测试垫506来测试选定系统垫504。举例而言，自内部电路502经由对应出缓冲器508发送至选定系统垫504的测试信号亦可经由对应电连接503、多路选择器512以及出缓冲器510发送至测试垫506。

在一些实施方案中，内部电路502利用额外信号线505电连接至多路选择器512。多路选择器512可受选择信号控制以经由信号线505自内部电路502选择信号以输出至测试垫506。可将例如来自外部装置的测试垫506上的信号经由进缓冲器514发送至内部电路502。举例而言，在晶圆级测试期间，可将用于侦测内部电路502的信号提供至测试垫506且经由进缓冲器514传递至内部电路502。内部电路502亦可通过经由多路选择器512选择电连接505来将输出信号经由电连接505输出至测试垫506。

图5B为根据一或多个实施方案的用于使用测试垫506来测试多个输出类型系统垫504的另一实例集成电路装置530的示意图。IC装置530对应于图2B的IC装置230但具有多任务能力。

不同于电连接503中的每一者电连接至内部电路502与对应出缓冲器508之间的电接点的图5A的IC装置500，在IC装置530中，系统垫504中的每一者使用对应电连接533-1......电连接533-N(总称为电连接(electrical connections)533且分别称为电连接(electrical connection)533)电连接至多路选择器512。多路选择器512被配置为基于来自内部电路502的选择信号来选择电连接533中的一者。以此方式，在晶圆级测试期间，可通过选择使对应电连接533经由缓冲器510连接至测试垫506的多路选择器512来选择系统垫504中的每一者以用于测试。

图5C为根据一或多个实施方案的用于使用测试垫506在具体时间点测试多个输出类型系统垫504上的信号的又一实例集成电路装置550的示意图。IC装置550对应于图2C的IC装置250但具有多任务能力。

不同于图5B的IC装置530，IC装置550包含多个锁存(LAT)电路562-1......锁存电路562-N(总称为锁存电路(latch circuits)562且分别称为锁存电路(latch circuit)562)。锁存电路562可为图2C的锁存电路262或图3的锁存电路300。锁存电路562中的每一者配置于各别系统垫504下游且经由对应电连接533配置于多路选择器512上游。锁存电路562可受提供于锁存电路562的输入(S)上的同一控制信号控制，以此方式，可在控制信号转低至「0」时在具体时间点立即对来自内部电路502的系统垫504上的信号进行抽样。亦即，对具体时间点处的系统垫504上的信号进行抽样且将所述信号锁存于锁存电路562中。控制信号可受内部电路502控制。

在锁存之后，控制信号可保持低以保持锁存于锁存电路562中的抽样信号，接着可以更慢速度检查测试垫506上的所述抽样信号。可通过基于选择信号选择或切换锁存电路的多路选择器512来将锁存的抽样信号依序发送至测试垫506以用于测试。在通过探测测试垫506检查所有锁存的信号之后，输入至锁存电路562的控制信号可再次转高以接收系统垫504上的信号，且选择另一具体时间点转低以在所述另一具体时间点对系统垫504上的信号进行抽样。

图6A为根据一或多个实施方案的用于使用测试垫606来测试多个输入类型系统垫604-1......输入类型系统垫604-M(总称为输入类型系统垫(input type system pads)604且分别称为输入类型系统垫(input type system pad)604)的实例集成电路装置600的示意图。IC装置600对应于图2D的IC装置270但具有多任务能力。

IC装置600包含经由各别进缓冲器608-1......进缓冲器608-M(总称为进缓冲器(in buffers)608或分别称为进缓冲器(in buffer)608)电连接至系统垫604中的每一者的内部集成电路(或内部电路)602。内部电路602可类似于图2D的内部电路272。输入类型系统垫604可为图2D的系统垫274。进缓冲器608可为图2D的进缓冲器278。

测试垫606可对应于图2D的测试垫276。不同于图2D中的经由一个LATZ电路282电连接至一个系统垫274的测试垫276，测试垫606各自经由进缓冲器610及各别LATZ电路612-1......LATZ电路612-M(总称为LATZ电路(LATZ circuits)612或分别称为LATZ电路(LATZcircuit)612)电连接至多个系统垫604。LATZ电路612可为图2D的LATZ电路282或图4的LATZ电路400。每一LATZ电路612具有用于接收第一控制信号的U输入(U1......UM)及用于接收第二控制信号的T输入。LATZ电路612的T输入被配置为连接在一起以接收同一第二控制信号。LATZ电路612-1......LATZ电路612-M的U输入被配置为接收各别第一控制信号，使得可分别选择系统垫604以自测试垫606接收测试信号。去至LATZ电路612的U输入的各别第一控制信号及去至LATZ电路612的T输入的第二控制信号可受内部电路602控制。

在正常操作期间，在外部(例如，自一或多个外部IC装置)将信号经由系统垫604发送至内部电路602。可将LATZ电路612的输入T上的控制信号设定为「0」以使测试垫606(以及LATZ电路612及进缓冲器610)自系统垫604隔离，使得不存在功率或能量消耗以及来自测试垫606的干扰。在晶圆级测试期间，系统垫604自外部IC装置断开连接。将LATZ电路612的输入T上的控制信号设定为「1」，使得可将在外部(例如，自外部源)经由测试垫606发送的信号传递至系统垫604以用于仿真外部信号。当LATZ电路612的输入U上的控制信号保持高为「1」时，LATZ电路612持续更新对应系统垫604上的仿真信号；当输入U上的控制信号在具体时间点自「1」转至「0」时，LATZ电路612在具体时间点对对应系统垫604上的仿真信号进行抽样。每当更新待发送至对应系统垫604以用于测试的信号时，内部电路602均可将LATZ电路612的输入U上的控制信号中的一者设定为「1」。

在一些实施方案中，IC装置600包含耦接于内部电路602的输出与测试垫606之间的输出缓冲器614。可将例如来自外部装置的测试垫606上的信号经由进缓冲器610发送至内部电路602。内部电路602亦可将输出信号经由输出缓冲器614输出至测试垫606。举例而言，在晶圆级测试期间，可将用于侦测内部电路602的信号提供至测试垫606且经由进缓冲器610传递至内部电路602，且内部电路602基于接收到的信号将输出信号经由出缓冲器614输出至测试垫606。接着可在测试垫606处探测或测量输出信号。

图6B为根据一或多个实施方案的用于使用同一测试垫606来测试多个输入类型系统垫604及多个输出类型系统垫634-1......输出类型系统垫634-N(总称为输出类型系统垫(output type system pads)634且分别称为输出类型系统垫(output type systempad)634)的实例集成电路(IC)装置630的示意图。多个输入类型系统垫604可通过与图6A的IC装置600相同的IC装置组态来测试，而多个输出类型系统垫634可通过对应于图5B的IC装置530的IC装置组态来测试。

IC装置630包含经由各别进缓冲器608电连接至输入类型系统垫604中的每一者且经由各别出缓冲器636电连接至输出类型系统垫634中的每一者的内部电路632。内部电路632被配置为控制对输入类型系统垫604及输出类型系统垫634的测试。每一输出类型系统垫634经由各别电连接633耦接至多路选择器636。多路选择器636被配置为自内部电路632经由选择线631接收选择信号，以及基于选择信号选择输出类型系统垫634中的一者以用于测试。多路选择器636亦被配置为自内部电路632经由电线Y 635接收专用信号。专用信号可为自内部逻辑块的内部信号抽样以检查内部信号的正确性的信号，或用以指示内部电路632的其他测试状态(如测试正在进行、测试通过/失败)的信号。专用信号可由多路选择器636选择以发送至测试垫606。

图6C为根据一或多个实施方案的用于使用同一测试垫606来测试多个输入类型系统垫604及多个输出类型系统垫634的另一实例集成电路(IC)装置650的示意图。多个输入类型系统垫604可通过与图6A的IC装置600相同的IC装置组态来测试，而多个输出类型系统垫634可通过对应于图5C的IC装置550的IC装置组态来测试。

相较于图6B的IC装置630，IC装置650另外包含多个锁存(LAT)电路652-1......锁存电路652-N(总称为锁存电路(latch circuits)652且分别称为锁存电路(latchcircuit)652)。锁存电路652可为图2C的锁存电路262、图3的锁存电路300、图5C的锁存电路562。锁存电路652中的每一者经由对应电连接633配置于各别系统垫634与多路选择器636之间。锁存电路652可受提供于锁存电路652的输入(S)上的同一控制信号控制，以此方式，可在控制信号转低至「0」时在具体时间点立即对来自内部电路632的系统垫634上的信号进行抽样。亦即，对具体时间点处的系统垫634上的信号进行抽样且将所述信号锁存于锁存电路652中。控制信号可受内部电路632控制。在锁存之后，控制信号可保持低以保持锁存于锁存电路652中的抽样信号，接着可以更慢速度检查测试垫606上的所述抽样信号。可通过基于选择信号选择或切换锁存电路的多路选择器636来将锁存的抽样信号依序发送至测试垫606以用于测试。在通过探测测试垫606检查所有锁存的信号之后，输入至锁存电路652的控制信号可再次转高以接收系统垫634上的信号，且选择另一具体时间点转低以在所述另一具体时间点对系统垫634上的信号进行抽样。

图7A示出根据一或多个实施方案的用于测试集成电路(IC)装置中的输出类型接合垫的实例过程700的流程图。IC装置可为图1的晶粒A 110、晶粒B 120或晶粒C 130、图2A的IC装置200、图2B的IC装置230或图2C的IC装置250、图5A的IC装置500、图5B的IC装置530或图5C的IC装置550，或图6B的IC装置630或图6C的IC装置650。输出类型接合垫可为图1的系统垫112、系统垫122或系统垫132、图2A的系统垫204、图2B的系统垫234或图2C的系统垫254、图5A至图5C的系统垫504，或图6B至图6C的系统垫634。IC装置包含至少一个第二类型接合垫，例如图1的测试垫114、测试垫124或测试垫134、图2A的测试垫206、图2B的测试垫236、图2C的测试垫256、图5A至图5C的测试垫506，或图6B至图6C的测试垫606。IC装置包含内部集成电路，例如图2A的内部电路202、图2B的内部电路232或图2C的内部电路252、图5A至图5C的内部电路502，或图6B至图6C的内部电路632。过程700可在晶圆级测试期间(例如，在整合或封装IC装置与一或多个其他IC装置以形成例如图1的系统100的小芯片系统之前)通过IC装置进行。

将信号自内部电路传输至输出类型接合垫(操作702)，且在电连接至输出类型接合垫的第二类型接合垫上接收到信号(操作704)。输出类型接合垫被配置为电连接至外部IC装置且被配置为将内部数据自IC装置传输至外部IC装置。第二类型接合垫被配置为不与外部IC装置电连接。第二类型接合垫具有比输出类型接合垫更大的垫面积。

在一些实施方案中，IC装置包含多个输出类型接合垫。集成电路经由各别缓冲器电连接至输出类型接合垫中的每一者。IC装置可包含多路选择器，例如图5A至图5C的多路选择器512，或图6B至图6C的多路选择器636。多路选择器被配置为基于选择信号选择输出类型接合垫中的一者，使得选定输出类型接合垫电连接至第二类型接合垫。集成电路可被配置为将选择信号提供至多路选择器。

在一些实施方案中，多路选择器电连接至集成电路与各别缓冲器之间的对应电接点。在一些实施方案中，输出类型接合垫中的每一者经由各别电连接至多路选择器，且第二类型接合垫经由不同于用于输出类型接合垫的各别缓冲器的第二缓冲器电连接至多路选择器。在一些实例中，IC装置更包含多个锁存电路，例如图2C的LAT电路262、图3的LAT电路300、图5C的LAT电路562，或图6C的LAT电路652。输出类型接合垫中的每一者可经由各别锁存电路电连接至多路选择器。多个锁存电路可被配置为接收控制信号且被配置为：当控制信号处于第一状态时，同时锁存多个第一类型接合垫上的信号，以及当控制信号处于不同于第一状态的第二状态时，单独更新多个第一类型接合垫上的信号。多路选择器可被配置为：当控制信号保持在第一状态时，依序选择待与第二类型接合垫电连接的第一类型接合垫，使得将多个锁存电路中的同时锁存的信号依序提供至第二类型接合垫。

测量第二类型接合垫上的信号(操作706)。举例而言，诸如电流表或电压表的外部测量装置可探测第二类型接合垫且获得第二类型接合垫上的信号的测量结果。

基于第二类型接合垫上的信号的测量结果来判定输出类型接合垫的情况(操作708)。由于第二类型接合垫上的信号对应于输出类型接合垫上的信号，故可判定输出类型接合垫的情况及/或自内部电路至输出类型接合垫及至第二类型接合垫的电路路径的情况(例如)以查看其是否正确地运作。

图7B示出根据一或多个实施方案的用于测试集成电路(IC)装置中的输入类型接合垫的实例过程750的流程图。IC装置可为图1的晶粒A 110、晶粒B 120或晶粒C 130、图2D的IC装置270，或图6A的IC装置600、图6B的IC装置630或图6C的IC装置650。输入类型接合垫可为图1的系统垫112、系统垫122或系统垫132、图2D的系统垫274，或图6A至图6C的系统垫604。IC装置包含至少一个第二类型接合垫，例如图1的测试垫114、测试垫124或测试垫134、图2D的测试垫276，或图6A至图6C的测试垫606。IC装置包含内部集成电路，例如图2D的内部电路272、图6A的内部电路602或图6B至图6C的内部电路632。过程750可在晶圆级测试期间(例如，在整合或封装IC装置与一或多个其他IC装置以形成例如图1的系统100的小芯片系统之前)通过IC装置进行。

在第二类型接合垫处接收到测试信号(操作752)。外部信号源可将测试信号提供至第二类型接合垫。输入类型接合垫中的每一者被配置为电连接至对应外部IC装置，以及自对应IC装置将外部数据接收至集成电路。第二类型接合垫被配置为不与对应外部IC装置电连接。第二类型接合垫具有比输入类型接合垫更大的垫面积。

锁存电路受控以将测试信号自第二类型接合垫传递至输入类型接合垫(操作754)。锁存电路可为图2D的LATZ电路282、图4的LATZ电路400，或图6A至图6C的LATZ电路612。

在一些实施方案中，IC装置包含多个锁存电路，所述多个锁存电路包含锁存电路。输入类型接合垫中的每一者被配置为经由多个锁存电路中的各别锁存电路电连接至第二类型接合垫。多个锁存电路中的每一者被配置为接收切换信号且被配置为：当切换信号为关断信号时，使第二类型接合垫自与锁存电路电连接的对应输入类型接合垫电隔离，以及当切换信号为接通信号时，利用锁存电路使第二类型接合垫电连接至对应输入类型接合垫。多个锁存电路中的每一者可被配置为接收各别控制信号且被配置为：当切换信号为接通信号且各别控制信号处于第一状态时，更新自第二类型接合垫至对应输入类型接合垫的信号，以及当切换信号为接通信号且各别控制信号处于不同于第一状态的第二状态时，锁存自第二类型接合垫至对应输入类型接合垫的信号。集成电路可被配置为将切换信号及各别控制信号提供至多个锁存电路。

通过集成电路接收到来自输入类型接合垫的测试信号(操作756)。输入类型接合垫中的每一者可经由各别进缓冲器电连接至集成电路。进缓冲器可为图2D的进缓冲器280或图6A至图6C的进缓冲器608。

集成电路可输出对应于来自输入类型接合垫的测试信号的输出信号(操作758)。举例而言，集成电路经由出缓冲器电连接至另一第二类型接合垫。另一第二类型接合垫可为图1的测试垫114、测试垫124或测试垫134、图2A的测试垫206、图2B的测试垫236、图2C的测试垫256、图5A至图5C的测试垫506，或图6B至图6C的测试垫606。出缓冲器可为图2A的缓冲器210、图2B的缓冲器240、图2C的缓冲器260，或图5A至图5C的缓冲器510，或图6A至图6C的缓冲器614。另一第二类型接合垫可通过外部测量装置探测，且输出信号可经测量。

基于另一第二类型接合垫上的输出信号的测量结果来判定输入类型接合垫的情况(操作760)。由于另一第二类型接合垫上的输出信号对应于经由输入类型接合垫的测试信号，故可判定输入类型接合垫的情况及/或自第二类型接合垫至输入类型接合垫接着至内部电路的电路路径的情况(例如)以查看其是否正确地运作。

在一些实施方案中，IC装置包含：多个输出类型接合垫，每一所述输出类型接合垫被配置为将内部数据自集成电路传输至对应外部集成电路装置；以及多个输入类型接合垫，每一所述输入类型接合垫被配置为自对应外部集成电路装置接收外部数据。输出类型接合垫中的每一者可通过使用图7A的过程700来测试。输入类型接合垫中的每一者可通过使用图7B的过程750来测试。

IC装置可更包含多路选择器，所述多路选择器经由对应电连接至输出类型接合垫中的每一者且经由缓冲器电连接至第二类型接合垫，且被配置为基于选择信号选择输出类型接合垫中的一者，使得输出类型接合垫中的选定者电连接至第二类型接合垫。

IC装置可更包含多个锁存电路，例如LATZ电路。输入类型接合垫中的每一者被配置为经由多个锁存电路中的各别锁存电路电连接至第二类型接合垫。多个锁存电路中的每一者被配置为：接收各别控制信号及各别切换信号，当各别切换信号为关断信号时，使第二类型接合垫自与锁存电路电连接的对应输入类型接合垫电隔离，以及当各别切换信号为接通信号时，利用锁存电路使第二类型接合垫与对应输入类型接合垫电连接，使得当各别控制信号处于第一状态时，更新自第二类型接合垫至对应输入类型接合垫的信号，以及当各别控制信号处于不同于第一状态的第二状态时，锁存自第二类型接合垫至输入类型接合垫的信号。

IC装置可更包含多个第二锁存电路(例如LAT电路)，输出类型接合垫中的每一者经由多个第二锁存电路中的各别第二锁存电路电连接至多路选择器。多个第二锁存电路被配置为接收第二控制信号且被配置为：当第二控制信号处于第一状态时，同时锁存多个第一类型接合垫上的信号，以及当第二控制信号处于第二状态时，单独更新多个第一类型接合垫上的信号。

集成电路可被配置为：将选择信号提供至多路选择器；将各别切换信号及各别控制信号提供至多个锁存电路；以及将第二控制信号提供至多个第二锁存电路。

所公开及其他实例可实施为一或多个计算机程序产品，例如在计算机可读媒体上编码的计算机程序指令的一或多个模块，所述一或多个模块通过数据处理设备执行或控制数据处理设备的操作。计算机可读媒体可为机器可读存储装置、机器可读存储基底、存储器装置或其中的一或多者的组合。术语「数据处理设备」涵盖用于处理数据之所有设备、装置以及机器，(借助于实例)包含可编程处理器、计算机或多个处理器或计算机。除了硬件之外，设备亦可包含为所讨论的计算机程序创建执行环境的程序代码，例如构成处理器固件、协议堆叠、数据库管理系统、操作系统或其中的一或多者的组合的程序代码。

系统可涵盖用于处理数据的所有设备、装置以及机器，(借助于实例)包含可编程处理器、计算机或多个处理器或计算机。除了硬件之外，系统亦可包含为所讨论的计算机程序创建执行环境的程序代码，例如构成处理器固件、协议堆叠、数据库管理系统、操作系统或其中的一或多者的组合的程序代码。

计算机程序(亦称为程序、软件、软件应用程序、脚本或程序代码)可以任何形式的编程语言写入，包含编译或解译语言，且其可以任何形式部署，包含作为独立程序或作为模块、元件、次例程或适合用于计算环境中的其他单元。计算机程序未必对应于文件系统中的档案。可将程序存储于保存其他程序或数据(例如存储于标示语言文件中的一或多个脚本)的档案的一部分中、存储于专用于所讨论的程序的单个档案中，或存储于多个经协调档案(例如存储一或多个模块、子程序或部分程序代码的档案)中。计算机程序可经部署以在一个计算机上执行或在定位于一个位点或跨越多个位点分布且由通信网络互连的多个计算机上执行。

本文中描述的过程及逻辑流程可由一或多个可编程处理器进行，所述可编程处理器执行一或多个计算机程序以进行本文中所描述的功能。过程及逻辑流程亦可由专用逻辑电路进行，且设备亦可经实施为专用逻辑电路，所述专用逻辑电路例如场可编程门阵列(field programmable gate array；FPGA)或特殊应用集成电路(application specificintegrated circuit；ASIC)。

适合于执行计算机程序的处理器(借助于实例)包含通用微处理器及专用微处理器两者，以及任何种类的数字计算机的任何一或多个处理器。通常，处理器将自只读存储器或随机存取存储器或两者接收指令及数据。计算机的基本元件可包含用于进行指令的处理器及用于存储指令及数据的一或多个存储器装置。通常，计算机亦可包含用于存储数据之一或多个大容量存储装置，例如磁盘、磁光盘或光盘，或可操作地耦接至所述一或多个大容量存储装置以自其接收数据，或将数据传送至所述一或多个大容量存储装置，或二者皆有。然而，计算机无需具有此类装置。适合于存储计算机程序指令及数据的计算机可读媒体可包含所有形式的非易失性存储器、媒体以及存储器装置，(借助于实例)包含半导体存储器装置，例如EPROM、EEPROM以及闪存装置；磁盘。处理器及存储器可由专用逻辑电路补充或并入于专用逻辑电路中。

虽然本文可描述许多特性，但此等特性不应视为对本发明的所主张或可主张的范围的限制，而是视为描述特定针对特定实施例的特征。在单独实施例的上下文中描述于本文中的某些特征亦可在单一实施例中组合地实施。相反，描述于单一实施例的上下文中的各种特征亦可单独地或以任何合适的子组合在多个实施例中实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张的组合的一或多个特征在一些情况下可自所述组合删除，且所主张的组合可针对子组合或子组合的变化。类似地，尽管在附图中以特定次序来描绘操作，但不应将此理解为需要以所绘示的特定次序或以顺序次序进行此类操作，或需要进行所有所示出操作，以达成合乎需要的结果。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。