具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的的情况下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容的情况下，当亦视为本发明可实施的范畴。

图2A至图2C为本发明的电子封装件2的制法的剖视示意图。

如图2A所示，提供一整版面基材结构2a，其包含多个阵列排设的电子元件21，且各该电子元件21上布设有多个导电凸块22及一包覆该些导电凸块22的包覆层23。

该电子元件21可为主动元件、被动元件、封装结构或其组合者，且该主动元件如半导体芯片，而该被动元件如电阻、电容及电感。于本实施例中，该电子元件21为半导体芯片，并具有相对的作用面21a与非作用面21b，该作用面21a上具有多个电极垫210，且于各该电极垫210上形成有导电凸块22，且于该作用面21a上形成有该包覆层23以包覆该些导电凸块22，同时，各该导电凸块22外露于该包覆层23。

此外，该导电凸块22为金属柱(如铜柱)、焊锡材或其组合，且该包覆层23为非导电性膜(Non-Conductive Film，简称NCF)。

如图2B所示，沿如图2A所示的切割路径L对该整版面基材结构2a进行切单制程，以分离各该电子元件21，再于一承载结构20上沿水平方向X上间隔布设至少两个电子元件21，且任两相邻的该电子元件21之间形成一空间(间隙)S，该空间(间隙)S的间距t至多为300微米(μm)。

该承载结构20可为具有核心层与线路结构的封装基板(substrate)或无核心层(coreless)的线路构造，且其构成于介电材上形成多个线路层200，如线路重布层(redistribution layer，简称RDL)。于本实施例中，该承载结构20为无核心层(coreless)的线路构造。然而，于其它实施例中，该承载结构20亦可为具有多个导电硅穿孔(Through-silicon via，简称TSV)的半导体基板，以作为硅中介板(Through Silicon interposer，简称TSI)。应可理解地，该承载结构20亦可为其它可供承载如芯片等电子元件的承载单元，如导线架(lead frame)，但并不限于上述。

此外，当该电子元件21借其包覆层23压合粘固于该承载结构20上时，以覆晶方式使该些导电凸块22电性连接该承载结构20的线路层200。

另外，通过切单制程，该电子元件21的侧面21c齐平该包覆层23的侧面23c。然而，于另一实施例中，基于将该电子元件21压合于该承载结构20上的作用力，可使该包覆层23的侧面23c形成为凸出该电子元件21的侧面21c的边缘230，如图2B’所示。具体地，该包覆层23的边缘230的剖面呈凸状(如半球状的球体)。

另外，于本实施例中，该些电子元件21虽均为相同类型(即主动元件)，但其内部构造可相同或不相同。

如图2C所示，形成一封装层24于该承载结构20上，以包覆该包覆层23与该些电子元件21。

该封装层24可为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)、模封化合物(molding compound)或其它适当材料。于本实施例中，该封装层24采用压合(lamination)或模压(molding)的方式形成于该承载结构20上，以令该封装层24填满该间隙S。

此外，该封装层24的杨氏模数(Young's modulus)大于该包覆层23的杨氏模数。于本实施例中，该封装层24的杨氏模数为20GPa以上。

另外，可通过整平制程或薄化制程，使该电子元件21的非作用面21b与该封装层24的上表面24b共平面，如图2C’所示，以令该电子元件21的非作用面21b外露于该封装层24。例如，当形成该封装层24于该承载结构20上时，该封装层24覆盖该电子元件21的非作用面21b，再以研磨或切割方式移除该封装层24的部分材质(亦可依需求同时移除该电子元件21的非作用面21b的部分材质)，使该电子元件21的非作用面21b齐平于该封装层24的上表面24b。

另外，于形成该封装层24后，可于该承载结构20的下侧(或植球侧)上形成多个焊球(图略)，以供该电子封装件2接置于一如电路板的电子装置(图略)上。

应可理解地，该些电子元件21亦可为不相同类型的电子元件。如图3所示的两电子元件21,31，该电子元件21(主动元件)为特殊应用积体电路(Application-specificintegrated circuit，简称ASIC)型半导体芯片，而另一电子元件31为封装结构，其包含有封装材310、控制芯片311及至少一高频宽记忆体(High Bandwidth Memory，简称HBM)型芯片312的封装模块，并以控制芯片311的电极垫210结合该些导电凸块22。

因此，本发明的制法，主要先于该电子元件21,31上形成该包覆层23，再借该包覆层23粘固于该承载结构20上，以使该包覆层23不会因毛细作用而爬流至该电子元件21,31的侧面21c,31c上，因而不论该间隙S的间距t大小(如小于或等于150微米)，该包覆层23于该间隙S中均不会有毛细现象，使该电子元件21,31的内部能避免应力增大的现象，故相对于现有技术，本发明的制法于研磨该封装层24时，即使外部的研磨作用力传递至该电子元件21,31中，该电子元件21,31的内部仍可分散其所受的应力，以避免该电子元件21,31因应力集中而发生破裂的问题，因而能提高该电子封装件2的可靠度。

此外，通过杨氏模数较大的封装层24填满该间隙S，能强化该间隙的强度，使该电子元件21,31的内部不会发生应力集中造成封装件破裂的现象。

本发明还提供一种电子封装件2,2’,3，包括：一承载结构20、多个电子元件21,31、以及一封装层24。

所述的多个电子元件21,31间隔设置于该承载结构20上，以令任两相邻的该电子元件21,31的间形成有一间隙S，各该电子元件21,31具有多个导电凸块22及一包覆该多个导电凸块22的包覆层23，使各该电子元件21,31以该包覆层23粘固于该承载结构20上，且以该导电凸块22电性连接该承载结构20。

所述的封装层24形成于该承载结构20上，以包覆该多个电子元件21,31与包覆层23。

于一实施例中，该多个电子元件21,31的构造为彼此不同。

于一实施例中，该间隙S的间距t至多为300微米。

于一实施例中，该电子元件21,31的表面(如非作用面)外露于该封装层24的表面上24b。

于一实施例中，该包覆层23的侧面23c齐平该电子元件21,31的侧面21c,31c。

于一实施例中，该包覆层23凸出该电子元件21,31的侧面21c,31c，且该包覆层23未接触该电子元件21,31的侧面21c,31c。例如，该包覆层23以其边缘230凸出该电子元件21的侧面21c，且该包覆层23的边缘230的剖面呈球体。

于一实施例中，该包覆层23为非导电性膜。

于一实施例中，该封装层24的杨氏模数至少为20GPa。

于一实施例中，该封装层24的杨氏模数大于该包覆层23的杨氏模数。

综上所述，本发明的电子封装件及其制法，通过该电子元件上布设该包覆层，以粘固于该承载结构上，使该包覆层不会挤压至该电子元件的侧面上，故本发明的电子元件的内部能避免因应力集中而发生破裂的问题，因而能提高该电子封装件的可靠度。另外，封装层24填满该间隙S，能强化该间隙的强度，使该电子元件的内部不会应力集中造成封装件破裂。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域的技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如随附权利要求书所列。