具体实施方式

本发明包括具有低寄生电容的晶体管结构以及用于制造这样的晶体管结构的方法，所述晶体管结构特别地为RF MOSFET信号开关。晶体管结构包括绝缘低介电常数第一处理晶片或第二处理晶片。

附图中的相对尺寸和取向

关于本公开内容中引用的附图，注意的是各个元件的尺寸未按比例绘制；为了清楚或强调起见，一些尺寸已经被垂直和/或水平地大大放大了。另外，对取向和方向(例如，“顶部”、“底部”、“上方”、“下方”、“横向”、“正交”等)的引用是相对于示例附图而言的，并不一定是绝对取向或方向。

单层转移实施方式

图5是在附接至印刷电路板(PCB)之后的根据本发明的具有源极、漏极和栅极(全部在虚线椭圆302内)的RF SLT SOI晶体管的第一实施方式500的截面图。可以看出，该结构已经消除了现有技术的硅衬底104(参见图4)。更具体地，SOI晶体管以常规方式在硅衬底上(直至一点)被制造，然后将其翻转至包括绝缘低介电常数(LDC)衬底的处理晶片502上，在该点处去除原始硅衬底。然后将整个结构翻转回至其原始制造取向，这意味着相对于图5的描绘，BOX层102和有源层106现在位于堆叠结构的“底部”。现在，将绝缘LDC处理晶片502定位在原始SOI晶体管的金属互连层304(例如，M1至M5)/金属层堆叠“上方”，以替代常规SLT设计的硅衬底。此后，可以执行附加步骤，例如倒装芯片焊料凸点(例如，至通过晶体管结构的BOX层102和有源层106的连接)和管芯附接至PCB。例如，图5描绘了通过包括与导电通孔406接触的焊料凸点404的端子将倒装芯片焊料凸点和管芯附接至PCB 402之后的FET实施方式500。图5还示出了SLT工艺使得能够靠近有源晶体管区域(在虚线椭圆302内)形成CAS栅极504以控制电容性背沟道寄生效应，如在美国专利申请序列第15/920,321号中进一步描述的(为清楚起见，省略了至CAS栅极504的电连接)。

绝缘LDC处理晶片502提供晶体管结构所需的机械支撑，这是必需的，因为晶体管结构堆叠506非常薄(例如，在普通FET制造工艺中约为10微米)。薄晶体管结构堆叠506极其脆弱，并且需要足够刚性和坚固的支撑结构，以使得能够以可接受的成品率执行后续的工艺步骤(例如，管芯切单、管芯拾取和放置等)。在该示例中，绝缘LDC处理晶片502的厚度508可以为约500微米至700微米。然而，小于500微米(例如100微米至200微米)的厚度508可以用于薄度非常重要的许多移动应用(例如蜂窝智能电话)。

应当选择绝缘LDC处理晶片502，以表现出下述两个独立的特性：为良好的电绝缘体和具有低介电常数。良好的电绝缘体的优点是更高的Q因子和线性度。对于该方面，绝缘LDC处理晶片502可以是例如玻璃(例如，低碱玻璃或钠钙玻璃)、石英或熔融二氧化硅、蓝宝石、铝氮化物、硅碳化物、高温共烧陶瓷(HTCC)或低温共烧陶瓷(LTCC)。

具有低介电常数的优点是低插入损耗、更好的隔离度和更好的分电压。重要地，绝缘LDC处理晶片502应当具有比硅衬底小的介电常数。作为一个示例，在一个实施方式中，所选择的玻璃LDC处理晶片502具有约5.8的介电常数ε，而典型的硅衬底具有约11.7(并且对于某些类型可以高达12.9)的介电常数。对于上面列出的示例绝缘LDC处理晶片502材料在18GHz时的典型介电常数为：玻璃(～5.8至～6.72，尽管某些类型的玻璃可能更高)、石英或熔融二氧化硅(～3.8至～4.2)、蓝宝石(对于垂直于C轴为～9.4)、铝氮化物(～8.8至～10.8)、硅碳化物(对于静态为～9.66至～10.03，对于高频为～6.52至～6.6.7)、高温共烧陶瓷(HTCC)(～10)或者低温共烧陶瓷(LTCC)(～5至～9)。

第三特性为高导热率，这将是有利的，但是具有高电阻率、低介电常数和高导热率特性的少数材料——例如铝氮化物或硅碳化物——通常具有其他问题例如成本、可制造性或相对高的介电常数，可能会限制所述少数材料在一些应用中的使用。

利用具有良好电隔离度和小于硅的介电常数的介电常数的绝缘LDC处理晶片502替代常规硅衬底，减少或消除了可能由晶体管结构堆叠506上的电压引起并耦合回至有源晶体管区域的硅的非线性效应，从而使施加至晶体管的信号失真。因此，绝缘LDC处理晶片502的使用减少了插入损耗和非线性度，增加了隔离度，提供了堆叠晶体管的更理想的分电压，由于较低的耦合损耗而实现了更高的Q因子，并且另外减轻了上面讨论的寄生效应。

图5中所示的晶体管结构还可以包括：如在美国专利申请序列第16/040,295号中教导的热提取结构(参见下面关于图8至图11的更详细的讨论)；以及/或者如在美国专利申请序列第15/920,321号中教导的在IC的(现在)底表面上的RDL背栅结构(一个示例被示出为CAS栅极504)；以及在添加焊料凸点以附接至PCB之前典型地形成的那些结构。

图6A是在附接至PCB之后的根据本发明的RF SLT SOI晶体管的第二实施方式600的截面图。在该实施方式中，在结合至晶体管结构之前，对绝缘LDC处理晶片502(例如，玻璃)已经选择性地进行了蚀刻或研磨以产生至少一个空气腔602。作为一个示例，将在靠近FET的金属互连层的区域中对玻璃绝缘LDC处理晶片进行蚀刻以产生至少一个空气腔。由于空气的介电常数ε为约1.0，因此一个或更多个空气腔进一步减小了寄生电容耦合。因此，被蚀刻以靠近RF FET的金属互连层产生至少一个空气腔的绝缘LDC处理晶片502的使用，进一步降低了围绕RF FET的材料的有效介电常数。当将诸如铝氮化物或硅碳化物的材料用于LDC处理晶片502以获得高导热率同时减轻这样的材料的相对高的介电常数时，这样的实施方式可能是非常有利的。因此，将减少附近晶体管之间的电容耦合，从而增加它们之间的隔离度。每个晶体管的源极侧与漏极侧之间的电容耦合也将减少，从而减小晶体管的截止电容(C_OFF)，从而提高晶体管的开关品质因数(等于导通电阻R_ON乘以C_OFF)。在图6A所示出的空气腔构造的一个实施方式中，与具有图5所示的非腔构造的类似实施方式相比，C_OFF提高了约30％。

图6A示出了具有靠近单个晶体管结构的单个空气腔602的绝缘LDC处理晶片502。在替选实施方式中，单个空气腔602可以跨越多个晶体管结构，所述多个晶体管结构包括单个集成电路管芯上的多达所有晶体管结构。还可以使用多余一个的空气腔602。例如，图6B是示出了两个空气腔602的根据本发明的RF SLT SOI晶体管的第三实施方式650的截面图。空气腔602中的每一个位于金属互连层304的下面的对应部分上方。具有双空气腔的绝缘LDC处理晶片502的平均介电常数仍将低于固体绝缘LDC处理晶片502，但是将比单个空气腔在结构上更坚固并且更耐挠曲。

应当注意，在图6A和图6B中，金属互连层304通常将横向地延伸(全部都横跨页面和页面的内外)，并且一个或更多个空气腔602通常将在这些横向延伸的金属互连层304上方延伸以提供减少电容耦合的益处。还应当注意，一个或更多个空气腔602相对于整个绝缘LDC处理晶片502的垂直尺寸未按比例绘制。一个或更多个空气腔602通常应当合理地深，以减小绝缘LDC处理晶片502的介电常数，如附近晶体管结构所见。例如，如果绝缘LDC处理晶片502的厚度508为约500微米至700微米，则一个或更多个空气腔602的厚度604(参见图6A)可以为约100微米至200微米。

图6C是具有多个穿孔610的绝缘LDC处理晶片502的矩形截面的平面图。图6D是图6C的沿线A-A截取的矩形截面的截面图。在两个视图中，绝缘LDC处理晶片502的所示出的部分包括穿孔610形式的多个空气腔，所述穿孔610形式的多个空气腔优选地间隔开以便靠近每个下面的晶体管结构例如图6B的示例晶体管结构提供至少一个空气腔/穿孔。可以例如通过对固体绝缘LDC处理晶片502进行掩模和蚀刻来形成穿孔610。穿孔的绝缘LDC处理晶片502的平均介电常数将低于固体绝缘LDC处理晶片502，但是将比单个空气腔在结构上更坚固并且更耐挠曲。在一些实施方式中，穿孔610可以替代地形成为“死角”空气腔(即，仅邻近晶体管结构堆叠506的一侧上开口)，其例如通过将绝缘LDC处理晶片502的一侧蚀刻至期望的深度而形成。

与图5所示的晶体管结构一样，图6A和图6B所示的晶体管结构还可以包括：如在美国专利申请序列第16/040,295号中教导的附加热提取结构(图6A至图6B中未示出，但是参见图8至图11)；以及/或者如在美国专利申请序列第15/920,321号中教导的在IC的(现在)底表面上的RDL背栅结构(一个示例被示出为CAS栅极504)。

总而言之，在一个方面，本发明的实施方式包括一种半导体结构，该半导体结构包括形成的层的堆叠，该形成的层的堆叠以相对顺序(意味着可以包括其他未列出的层)包括下述：绝缘低介电常数衬底；嵌入绝缘介电材料中的至少一个金属互连层；包括至少一个场效应晶体管的硅有源层；埋入氧化物层；以及绝缘介电材料层。在优选实施方式中，绝缘低介电常数衬底包括靠近至少一个金属互连层形成的至少一个空气腔。

双层转移实施方式

图5、图6A和图6B的实施方式都利用单层转移或SLT制造技术。替选实施方式利用双层转移或DLT制造技术。例如，图7是在附接至PCB之后的根据本发明的RF DLT SOI晶体管700的第一实施方式的截面图。在一个过程中，SOI晶体管以常规方式在硅衬底上(直至一点)被制造，然后将其翻转至第一处理晶片(例如，未示出的硅)上，在该点处以已知方式去除原始硅衬底，并且将ILD 702的保护层沉积在BOX层102上。然后将晶体管结构的露出顶部(在该示例中为ILD 702的保护层)结合至包括绝缘LDC处理晶片502的第二处理晶片，并且去除第一处理晶片。此后，可以执行附加步骤，例如倒装芯片焊料凸点(至晶体管结构的金属互连层304)和管芯附接至PCB 402。

因此，绝缘LDC衬底已经使用双层转移工艺替代了现有技术结构的硅衬底。与先前的实施方式一样，硅衬底已经从结构中完全去除并且唯一的半导体材料为硅有源层106，并且FET栅极和/或非金属连接结构(通常为多晶硅)。虽然所得到的结构与图4的常规SOI晶体管结构具有表面上的类似之处，但是图4的SOI晶体管结构在硅衬底104上制造并且不使用任何处理晶片。与上述其他发明实施方式一样，图7的实施方式消除了由一直需要硅衬底的传统SOI晶体管所引起的寄生效应。

与图5、图6A和图6B的实施方式一样，图7的实施方式可以利用具有单个空气腔或多个空气腔的绝缘LDC处理晶片502，并且一个或更多个空气腔可以形成为穿过绝缘LDC处理晶片502的穿孔。图7的优点在于，虽然为了提供绝缘LDC处理晶片502来替代高介电常数的硅衬底104而涉及双层转移工艺，但是该工艺与常规的SOI制造步骤例如管芯切单、管芯拾取和放置以及焊料凸点和管芯附接至PCB 402兼容。

应当注意，所示出的图7是双层转移工艺的结果。在一些实施方式中，可能期望包括用于场效应晶体管结构(在虚线椭圆302内)的CAS栅极，如图6B的实施方式中那样。例如，这可以通过在第一SLT转移之后形成再分布层306并且然后形成CAS栅极(图7中未示出，但是参见图6B中的CAS栅极504)来完成。然后可以在CAS栅极504和RDL 306上方形成ILD层，随后如果需要的话进行平坦化抛光。此后，将执行第二晶片转移，将CAS栅极504和RDL 306保留在有源层106与绝缘LDC处理晶片502之间。

总而言之，在一个方面，本发明的实施方式包括一种半导体结构，该半导体结构包括形成的层的堆叠，所述形成的层的堆叠以相对顺序(意味着可以包括其他未列出的层)包括下述：绝缘低介电常数衬底；绝缘介电材料层；埋入氧化物层；包括至少一个场效应晶体管的硅有源层；嵌入绝缘介电材料中的至少一个金属互连层；以及钝化层。

热提取结构

与原始硅衬底相比，靠近晶体管结构的有源区域的绝缘LDC处理晶片502(具有或没有空气腔)将增加热阻，因此热提取结构的添加可以为这样的RF提供最高的整体性能。例如，图5、图6A、图6B和图7所示的晶体管结构中的一个或更多个可以包括如在美国专利申请序列第16/040,295号中教导的热提取结构。更具体地，在FET的制造期间，可以邻近FET形成一个或更多个电隔离的横向延伸的热路径，并且所述一个或更多个电隔离的横向延伸的热路径被配置成将热横向地(例如“水平地”)传导离开FET至总体上正交(例如，“垂直”)的热通路(例如通孔或热管)，并且因此传导至在完整集成电路(IC)的“顶部”或“底部”处可从外部接入的相应热焊盘。这样的热提取配置对于安装在“倒装芯片”封装中的IC特别地有用。

作为一个示例，图8A是在制造的中间阶段的具有热提取结构的SOI IC FET结构820的俯视图。图8B是图8A的沿图8A的虚线A-B截取的在制造的后期阶段的SOI IC FET结构820的截面图。在该示例中，已经在场氧化物区域824内形成了硅岛822。可以以常规方式在硅岛822的露出表面上形成硅化物层。在硅岛822内，已经形成FET器件802。另外，对硅岛822进行图案化以创建电隔离结构828，以将硅岛822的包含FET器件802的部分与硅岛822的边缘部分822a、822b电隔离。可以制造这种电隔离结构828。可以例如使用浅沟槽隔离(STI)——一种通常用于防止附近半导体器件部件之间的电流泄漏的已知技术——制造这样的电隔离结构828。一种STI工艺包括：对硅岛822中的沟槽的图案进行蚀刻；沉积一种或更多种介电材料(例如二氧化硅)以填充沟槽；以及使用诸如化学机械平坦化的技术去除过量的电介质。然而，可以使用诸如晶体管之间的硅区域的局部氧化(也称为LOCOS隔离)的其他技术用于形成电隔离结构828。

在用于IC FET结构820的第一金属化连接层(通常称为“金属1”或“M1”)的形成期间，对FET器件802的各种端子(例如，源极、漏极、栅极)进行电连接826。另外，在所示出的示例中，对M1层——其也是导热的并且在第一层间介电层(ILD)上方被图案化——进行图案化，以形成一个或更多个电隔离的横向延伸的热路径804，每个热路径包括：(1)近部分804a，该近部分804a通过ILD与邻近FET器件802的边缘部分822a、822b热接触；以及(2)远部分804b，该远部分804b沿横向方向(例如，图8B中的“水平地”)与邻近FET器件802的边缘部分822a、822b间隔开。远部分804b可以被配置为足够大的散热焊盘，以能够与总体上正交的热通路840良好的热接触。近部分804a应当充分地接入FET器件802，以能够将大量热热传导离开FET器件802。如图8B中那样，远部分804b应当与FET器件802充分地间隔开，使得可以在不被FET器件802阻挡或者不会干扰FET器件802的情况下对这些部分进行热连接。

在所示出的示例中，总体上正交的热通路840热耦合至可从外部接入的热焊盘806，所述可从外部接入的热焊盘806可以耦合至常规的散热器。虽然图8B示出了SLT型SOIFET和相对于FET器件802向上突出的总体上正交的热通路840，但是在其他实施方式中总体上正交的热通路840可以向下突出至不同的可从外部接入的热焊盘(参见图9以及伴随的描述)。

应当清楚，由FET器件802(尤其是在其漏极D处)生成的热将横向地流过FET器件802的有源区域，因此流过电隔离结构828，并且最后流过边缘部分822a、822b。在这种横向热扩散之后，晶体管生成的热将通过位于边缘区域822a、822b与M1层之间的ILD层垂直地扩散，并且因此分别地扩散至从M1层被图案化的电隔离的横向延伸的热路径804的近部分804a和远部分804b中。由于M1层是极好的导热体，因此近部分804a将热传导至电隔离的横向延伸的热路径804的远部分804b，并且最终传导至外部散热器(例如图8B中的热焊盘806)上。电隔离的横向延伸的热路径804的适当地构造的近部分804a和远部分804b将使得从FET器件802通过总体上正交的热通路840至可从外部接入的热焊盘806的热阻能够低得多。

因此，电隔离的横向延伸的热路径804的目的是当完成IC FET结构820的制造时沿横向方向将热传导离开FET器件802。注意，虽然图8A示出了设置在FET器件802的两侧上的电隔离的横向延伸的热路径804，但是在一些实施方式中一个电隔离的横向延伸的热路径804可以是足够的(特别是在FET器件802的漏极D侧上)；这样的配置在IC上也可以需要较少的区域。还应当注意，对在其上形成M1金属化层的材料(例如硅化物)可以进行蚀刻并回填有导电材料以形成通孔，使得M1层与硅岛822的边缘部分822a、822b更直接地热接触。

在图8B中，示出了使用SLT工艺的制造的另外的步骤。特别地，如上面所描述的，图8A的IC FET结构820已经“翻转”至处理晶片上方。因此，FET器件802现在面向“向下”、远离整个结构的“新顶部”。电隔离的横向延伸的热路径804的近部分804a被定位成邻近相应的边缘区域822a、822b并且接入FET器件802(理想地，在一组适用的IC设计规则下尽可能地接入)。电隔离的横向延伸的热路径804的远部分804b从FET器件802横向地延伸，足以使导热材料的总体上正交(例如，“垂直”)的热通路(例如，通孔或热管)840(例如，铜或铝)可以穿过钝化层和BOX层而制造，以与电隔离的横向延伸的热路径804的远部分804b紧密热接触。在所示出的示例中，总体上正交的热通路840可以例如通过使用已知技术对穿过钝化层和BOX层的孔进行蚀刻并利用导热材料填充这些孔而形成。注意，用于特定IC铸造厂的一些制造设计规则可能不允许使用单个大直径正交的热通路840，并且因此，可以通过多个较小直径的热通路840(例如，多个通孔)替代图8B所示出的单个热通路840。

每个总体上正交的热通路840可以被由导热材料制造的热焊盘806覆盖。如果热通路840由铜制造，则用于热焊盘806的材料通常将是铝，以避免铜的氧化。热焊盘806可以被塑造为RDL工艺的一部分，以用于形成用于FET器件802的CAS栅极，如图5、图6A和图6B中那样。当然，可以使用与IC制造工艺兼容的其他导热材料，用于总体上正交的热通路840和热焊盘806两者。

值得注意的是，将STI沟槽用于电隔离结构828是特别地有益的，这是因为STI沟槽可以做得非常窄(例如，约200nm或2000埃)，并且它们沿有源晶体管区域(即硅岛822)的整个宽度上延伸。因此，从FET器件802至通过STI沟槽的电隔离的横向延伸的热路径804的热阻远小于穿过完整的SOI IC结构800的顶部或底部的热阻。

虽然从制造的角度来看，使用M1金属化层来形成电隔离的横向延伸的热路径804非常方便，但是也可以使用其他金属化层(包括自定义层)或者组合金属化层。例如，可以形成与硅岛822的电隔离的边缘部分822a、822b热接触的一个或更多个总体上正交的热通路，以热耦合至边缘部分822a、822b。然后可以将这样的正交的热通路热耦合至由除M1以外的一个或更多个金属化层形成的横向热路径。然后可以将其他总体上正交的热通路840和相应的热焊盘806热耦合至横向热路径，类似于图8B的配置。

应当理解，在本公开内容的上下文中，“电隔离”是指与直流电流实质上隔离。如本领域技术人员将理解的那样，通过电容器状结构的AC耦合是如上面所描述的导体/绝缘体/导体结构中固有的。可以通过已知的设计技术来管理和减轻这样的AC耦合。

图9是用于单个FET结构(在虚线椭圆302内)的SOI IC结构900的一个实施方式的截面图，该单个FET结构已经被配置成将热传导离开FET器件302至IC结构900的“底部”，如由热流箭头902所描绘的。IC结构900以与图7和图8A的IC结构基本上相同的方式形成。因此，如图8A中那样，对导热M1层进行图案化以形成一个或更多个电隔离的横向延伸的热路径，所述一个或更多个电隔离的横向延伸的热路径具有与FET器件302热接触的近部分804a和以上面所描述的方式沿横向方向与FET器件302间隔开的远部分804b。与图7的实施方式一样，如上面所描述的，在添加绝缘LDC处理晶片502之前，可以相对于FET器件302形成CAS栅极504。

可以以已知方式对金属互连层304进行图案化和互连，以提供横向热通路和垂直热通路(例如，相对于图9中的FET器件302的平面的“垂直”)。特别地，可以形成金属互连层(例如，通孔)中的垂直结构，以提供从最接入FET器件302的金属互连层(即，在该示例中的M1，并且因此包括图8A和图8B的电隔离的横向延伸的热路径804)至最后的金属互连层(在该示例中的M5)的总体上正交的电隔离的热通路，即“热通孔”。对金属互连层进行图案化和互连以创建这样的热通孔将作为常规制造步骤的一部分，也就是说，将不需要附加的制造步骤，仅需要重新配置现有的掩模即可。在所示出的示例中，M5金属互连层通过导电通孔406和焊料凸点404热耦合至PCB 402。

图9所示的配置的优点在于，由于用于热通孔(即，总体上正交的电隔离的热通路)的金属互连层304形成为用于IC结构的正常制造工艺的一部分，因此基本上不需要附加的制造步骤。

图8A至图8B以及图9所示的实施方式利用电隔离结构828(例如STI沟槽)来将硅岛822的包含FET器件802的部分与硅岛822的边缘部分822a、822b电隔离，并且然后使用金属化层(通常为M1层)，用于从离开FET器件802、302的边缘部分822a、822b中起的电隔离的横向延伸的热路径804。然而，当与典型的MOS栅极氧化物(GOX)厚度相比时，这些STI状结构非常大，其可能小于30埃厚度。因此，在一些实施方式中，电隔离的横向延伸的热路径804可以替代地利用并且包括一个或更多个伪栅极，每个伪栅极包括形成在延伸的有源区域(通常在栅极长度L方向上)上方的GOX上的多晶硅栅状结构，并且每个伪栅极特别地被配置成以下述顺序传导热：沿延伸的有源区域横向地离开FET；垂直地穿过薄(即低热阻)GOX；沿伪栅极横向地；垂直于M1层的与伪栅极接触的区域；并且最终至总体上正交的热通路(例如，垂直热管和/或互连金属化结构)至外部散热器(例如，图8B的可从外部接入的热焊盘806)，从而避免利用更高的热阻STI状结构。

图10A是在制造的中间阶段的常规SOI IC FET结构1000的俯视图。图10B是图10A的沿图10A的线A-B截取的在制造的后期阶段的SOI IC FET结构1000的截面图。在所示出的示例中，硅岛1002包括FET，该FET包括：位于金属化层1004下方的具有相关联触点1004a的源极区域；以及位于金属化层1006下方的具有相关联触点1006a的漏极区域。源极区域和漏极区域由位于栅极1008下方并由栅极1008限定的主体B隔开。栅极1008通常由覆盖在硅岛1002上生长的栅极氧化物层1012之上的多晶硅制造。在一些工艺中，伪栅极1010(图10B中的X元件)可以当形成栅极1008时形成，并且可以将其用于各种目的(例如，电隔离，以满足特定的设计规则密度约束等)。与栅极1008一样，伪栅极1010通常由覆盖在硅岛1002上的栅极氧化物1012的多晶硅制造，通常具有上层硅化物，并且延伸超过硅岛1002的边缘。然而，与栅极1008不同，伪栅极1010没有电连接，并且它们并不总是具有被注入至有源区域中的掺杂(例如N+)区域或硅化物区域，以将邻近的伪栅极1010间隔开(图10B中未示出N+区域和硅化物区域)。

如上所述，IC FET内热流的主要障碍是许多不同层的ILD(例如，SiO₂)或其他绝缘层。如已经注意的，按横向尺寸标准可以使上面所描述的STI分离区域非常窄，通常为约2000埃。然而，FET中最薄的绝缘体之一，并且因此(IC FET中的绝缘层的)最低的热阻路径穿过栅极氧化物1012，其中该栅极氧化物1012的典型厚度为几十埃。此外，栅极材料，通常为多晶硅，是相对良好的导热体。这些特性可以适于提供横向热路径以将热传导离开FET。

作为示例，图11A是包括热耦合的伪栅极1010的在制造的中间阶段的SOI IC FET结构1100的俯视图。图11B是在背侧接入工艺例如SLT的应用之后图11A的SOI IC FET结构1100的截面图。更具体地，图11B是沿图11A的线C-D(用于前景特征)和线A-B(用于背景特征)两者截取的截面图。图11A的晶体管结构(即，来自穿过图11A的线A-B截取的截面)以虚线轮廓示出在图11B的椭圆形1101内以供参照。图11B的其他元件来自穿过图11A的线C-D的截面(线C-D没有切穿晶体管)。另外，栅极氧化物1012层虽然看起来覆盖晶体管的源极S和漏极D，但是没有覆盖晶体管的源极S和漏极D，而是替代地将如图10B中那样配置而接入晶体管。

在图11A和图11B所示出的示例中，形成一个或更多个伪栅极1010以延伸超过硅岛1002的边缘。一个或更多个伪栅极1010通过可以延伸至散热焊盘1104的一个或更多个导热结构1102连接。导热结构1102可以是例如通过导热通孔1106连接至伪栅极1010的M1层的一部分，如图11B所示。由FET生成的热由“近”(相对于FET)伪栅极1010穿过通孔1106传导至M1层的导热结构1102，并且因此横向地传导至“远”散热焊盘1104(图11A)。

如图8B的配置中那样，每个散热焊盘1104可以热耦合至总体上正交的热通路，并且因此热耦合至结构的BOX侧上的热焊盘806。每个散热焊盘1104还可以热耦合至器件上部结构的图案化金属互连层1108(例如M1至M5)以及热耦合至热通孔1112。

因此，从FET到散热焊盘1104的热流过由伪栅极1010覆盖的硅岛1002的整个区域，从而穿过伪栅极1010下面的极薄栅极氧化物材料。与利用电隔离STI沟槽的实施方式相比，由于STI沟槽的串联热阻的消除，因此所示出的“无沟槽”配置极大地降低了热阻(降低了高达STI沟槽的平面宽度与栅极氧化物的厚度之比)。该实施方式的另一优点在于，导热多晶硅伪栅极1010通常比下面的硅岛1002厚，从而进一步减小了横向热阻。

虽然图11A示出了耦合至在所示出的硅岛1002的左侧的成对的伪栅极1010的两个导热结构1102及相关联的散热焊盘1104，但是在一些实施方式中，一个导热结构1102及相关联的散热焊盘1104可能就足够了(特别是在FET的漏极D侧上)；这样的配置也可能在IC上需要较少区域。由于伪栅极1010延伸超过所示出的硅岛1002的左侧和右侧两侧，因此导热结构1102及相关联的散热焊盘1104可以形成在硅岛1002的左侧(如所示出的)和右侧(未示出)两侧上。此外，虽然所示出的导热结构1102及相关联的散热焊盘1104被示出为耦合至成对的伪栅极1010，但是通常导热结构1102及相关联的散热焊盘1104可以耦合至一个或更多个伪栅极1010。在一些实施方式中，伪栅极的所示组(即，FET的每个漏极和/或源极侧有两个或更多个伪栅极)可以利用单个宽的伪栅极来替代(实际上，伪栅极将使有源区域热短路)。

在一些实施方式中，可以在除端部之外的位置(即，沿虚线AB穿过热通孔至电隔离的导热结构1102)处进行导热结构1102至伪栅极1010的连接，并且可以使用在栅极1008的每个“侧”上的多于一个的导热结构1102。可以通过例如使用多晶硅“带”(例如，图11A中的带1010a)跨越两个或更多个伪栅极1010来将一个或更多个伪栅极1010与一个或更多个其他伪栅极1010互连，并且因此增加热通路的数目。可以在伪栅极1010的端部处或跨伪栅极1010的中间部分形成一个或更多个带1010a。这样的配置可以更好地收集热以通过导热结构1102传导。

在图11A的实施方式的变型中，可以在一个或更多个伪栅极1010的基本上整个长度上沉积导热结构1102的M1层的延伸部，并且所述导热结构1102的M1层的延伸部通过类似于图11B中所示的通孔11010的导热通孔热耦合至这些伪栅极1010。例如，在图11A中，示出了覆盖在最上面的伪栅极1010上的M1层的一个这样的延伸部1110；这样的结构通常被称为“带状栅”，意味着金属接触在有源区域上方的多晶硅。M1层提供比伪栅极1010的多晶硅更好的导热性，并且因此，这样的配置使得能够更好地控制热。

用于减轻热流的结构及其制造方法的附加细节可以在上面引用的美国专利申请序列第16/040,295号中找到。

方法

本发明的另一方面包括用于制造具有低寄生电容的晶体管结构的方法，所述晶体管结构特别地为RF MOSFET信号开关。例如，图12是制造低寄生电容晶体管的第一方法的过程流程图1200。该方法包括：在硅衬底上的埋入氧化物层上的硅有源层中和/或在硅衬底上的埋入氧化物层上的硅有源层上制造至少一个电子电路元件(例如，场效应晶体管)(框1202)；在硅有源层上制造包括嵌入绝缘介电材料中的一个或更多个金属互连层的连接层(框1204)；将连接层附接至包括绝缘低介电常数衬底的处理晶片(框1206)；从埋入氧化物层去除硅衬底(框1208)；以及在埋入氧化物层上制造绝缘介电材料层(框1210)。

作为另一示例，图13是制造低寄生电容晶体管的第二方法的过程流程图1300。该方法包括：在硅衬底上的埋入氧化物层上的硅有源层中和/或在硅衬底上的埋入氧化物层上的硅有源层上制造至少一个电子电路元件(例如，场效应晶体管)(框1302)；在硅有源层上制造包括嵌入绝缘介电材料中的一个或更多个金属互连层的连接层(框1304)；在连接层上制造钝化层(框1306)；将钝化层附接至第一处理晶片(框1308)；从埋入氧化物层去除硅衬底(框1310)；在埋入氧化物层上制造绝缘介电材料层(框1312)；将绝缘介电材料层附接至包括绝缘低介电常数衬底的第二处理晶片(框1314)；以及去除第一处理晶片(框1316)。

可选地，上面的方法可以包括下述中的一项或更多项：靠近一个或更多个金属互连层在绝缘低介电常数衬底中制造至少一个空气腔；其中，绝缘低介电常数衬底为下述之一：玻璃、石英、熔融二氧化硅、蓝宝石、铝氮化物、硅碳化物、高温共烧陶瓷(HTCC)或低温共烧陶瓷(LTCC)；其中，绝缘低介电常数衬底的介电常数小于硅的介电常数；其中，绝缘低介电常数衬底的介电常数不大于约10.8；其中，绝缘低介电常数衬底的介电常数小于约7。

对于图12和图13所示的示例方法中的任一个，都可以包括其他工艺步骤(其中许多是本领域已知的)，例如钝化层和/或钝化区域、隔离结构、外部连接、用于FET的特殊掺杂和结构配置等的制造。可选地，绝缘低介电常数衬底可以包括靠近一个或更多个金属互连层或有源晶体管区域的一个或更多个空气腔。可以包括本公开内容的热提取结构和配置以及如在美国专利申请序列第16/040,295号中教导的热提取结构和配置。另外，可以包括本公开内容的CAS栅极结构和配置以及如在美国专利申请序列第15/920,321号中教导的CAS栅极结构和配置。

制造技术和选择

如本领域普通技术人员应当理解的，其他和/或不同的材料和工艺步骤(例如，添加层和/或结构)可以被包括或者替代上面所描述的材料和工艺步骤。

如在本说明书中所使用的，术语“靠近”意味着“接入”或“非常近”；因此，“靠近”包括“邻接”和“邻近”，但是不排除可能在某种程度上将第一结构或元件与第二结构或元件间隔开的中间结构或层。

如在本公开内容中所使用的，术语“MOSFET”意味着具有绝缘栅极并且包括金属或类金属、绝缘体和半导体结构的任意场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如铝、铜、或其他金属、或重掺杂的多晶硅、石墨烯、或其他导电体)，“绝缘体”包括至少一种绝缘材料(例如氧化硅或其他介电材料)，以及“半导体”包括至少一种半导体材料。

如在本说明书中所使用的，术语“射频”(RF)是指约3kHz至约300GHz范围内的振荡速率。该术语还包括无线通信系统中使用的频率。RF频率可以为电路中的电磁波或交流电的频率。

对于本领域普通技术人员应当明显的是，可以实现本发明的各种实施方式以满足各种规范。除非上面另有说明，否则适当的部件值的选择是设计选择的问题，并且本发明的各种实施方式可以以任何适当的集成电路(IC)技术(包括但不限于MOSFET结构)或者以混合电路形式或分立电路形式来实现。可以使用任何适当的衬底和工艺来制造集成电路实施方式，所述任何适当的衬底和工艺包括但不限于标准体硅、绝缘体上硅(SOI)和蓝宝石上硅(SOS)。除非上面另有说明，否则本发明可以在其他晶体管技术例如双极型、GaAs HBT、GaNHEMT、GaAs pHEMT和MESFET技术中实现。然而，上面所描述的发明构思对于基于SOI的制造工艺(包括SOS)以及具有类似特性的制造工艺特别地有用。基于SOI工艺或SOS工艺的CMOS制造使得具有下述特征的电路成为可能：低功耗、由于FET堆叠而在操作期间承受高功率信号的能力、良好的线性度和高频操作(即，高达及超过50GHz的射频)。单片IC实现方式特别地有用，这是因为通过精心设计，寄生电容通常可以保持低的(或保持最小，在所有单元上保持均匀，从而使得能够对其进行补偿)。

取决于特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)，可以调节电压电平，以及/或者对电压和/或逻辑信号极性进行反转。部件电压处理能力、电流处理能力和功率处理能力可以例如通过调节器件尺寸、串行“堆叠”部件(特别是FET)以承受更大的电压以及/或者通过使用并行的多个部件处理更大的电流来根据需要进行调整。可以添加附加的电路部件以增强所公开电路的能力和/或以提供附加的功能，而不会显著地改变所公开电路的功能。

结论

已经描述了本发明的多个实施方式。应当理解，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，上面所描述的一些步骤可以与顺序无关，并且因此可以按照与所描述的顺序不同的顺序执行。此外，上面所描述的一些步骤可以是可选的。可以以重复、串行或并行的方式来执行关于上述方法描述的各种动作。

应当理解，前述描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求书的范围限定，并且其他实施方式也在权利要求的范围内。(注意，用于权利要求元素的括号标记是为了易于引用这样的元素，并且其本身并不指示元素的特定所需顺序或枚举；此外，这样的标记可以在从属权利要求中作为对附加元素的引用而重新使用，而不必视为开始了有冲突的标记序列)。