阅读说明：本技术 单层转移集成电路的热提取 (Heat extraction for single layer transfer integrated circuits ) 是由 保罗·阿比吉特 理查德·詹姆斯·道林 山田浩史 阿拉因·迪瓦莱 罗纳德·尤金·里迪 于 2019-07-15 设计创作，主要内容包括：一种使用背侧接近工艺制造的FET IC结构,该FET IC结构减轻或消除了导热性问题。在一些实施方式中,在FET附近形成电隔离的热路径,并且该电隔离的热路径被配置成将热横向地传导离开FET至总体上正交的热路径,并且因此传导至在完整IC的“顶部”处可从外部接近的热垫。在利用导热处理晶片的一些实施方式中,在FET附近形成电隔离的热路径,并且该电隔离的热路径被配置成将热横向地传导离开FET。充分地形成热通孔以与处理晶片以及与器件上部结构的常规金属化层热接触,所述常规金属化层中的至少一个与横向热路径热接触。在一些实施方式中,横向热路径可以使用伪栅极,所述伪栅极被配置成将热横向地传导离开FET至总体上正交的热路径。(A FET IC structure fabricated using a backside access process that mitigates or eliminates thermal conductivity problems. In some embodiments, an electrically isolated thermal path is formed near the FET and is configured to conduct heat laterally away from the FET to a generally orthogonal thermal path, and thus to a thermal pad that is externally accessible at the "top" of the complete IC. In some embodiments of processing the wafer using thermal conduction, an electrically isolated thermal path is formed proximate the FET and is configured to conduct heat laterally away from the FET. The thermal vias are sufficiently formed to be in thermal contact with the handle wafer and with conventional metallization layers of the device superstructure, at least one of which is in thermal contact with the lateral thermal path. In some implementations, the lateral thermal path can use a dummy gate configured to conduct heat laterally away from the FET to a generally orthogonal thermal path.)

单层转移集成电路的热提取

相关申请的交叉引用和优先权要求

本申请要求转让给本发明的受让人的下述专利申请的优先权，其全部内容通过引用整体并入本文：

·2018年7月19日提交的题为“Thermal Extraction of Single Layer TransferIntegrated Circuits”的美国专利申请第16/040,295号。

本申请可以与下述专利和专利申请有关，其全部内容通过引用整体并入本文：

·2018年3月13日提交的题为“Semiconductor-on-Insulator Transistor withImproved Breakdown Characteristics”的美国专利申请第15/920,321号；

·2017年12月5日发布的题为“S-Contact for SOI”的美国专利第9,837,412号；

·2018年5月1日发布的题为“Systems and Methods for Thermal ConductionUsing S-Contacts”的美国专利第9,960,098号；

·2019年4月30日发布的题为“Managed Substrate Effects for StabilizedSOI FETs”的美国专利第10,276,371号；

·2018年7月19日提交的题为“High-Q Integrated Circuit InductorStructure and Methods”的共同未决的美国专利申请第16/040,411号；以及

·2018年7月19日提交的题为“SLT Integrated Circuit Capacitor Structureand Methods”的共同未决的美国专利申请第16/040,390号。

背景技术

(1)技术领域

本发明涉及电子集成电路，并且更具体地，涉及具有利用绝缘体上半导体技术制造的晶体管的电子集成电路。

(2)背景技术

几乎所有现代电子产品——包括膝上型计算机、移动电话和电动汽车——都利用互补金属氧化物半导体(CMOS)晶体管集成电路(IC)，并且在许多情况下都利用绝缘体上半导体工艺例如绝缘体上硅(SOI)或绝缘体上锗制造的CMOS IC。其中电绝缘体为氧化铝(即蓝宝石)的SOI晶体管称为蓝宝石上硅或“SOS”器件。绝缘体上半导体技术的另一示例是“玻璃上硅”，并且其他示例对于本领域普通技术人员而言是已知的。

以SOI作为绝缘体上半导体的一个示例，SOI技术包括在半导体制造中使用层状的硅-绝缘体-硅衬底替代常规的“体”硅衬底。更具体地，SOI晶体管通常在形成在体硅衬底上的二氧化硅SiO₂层(通常称为“埋入氧化物”或“BOX”层)上制造。BOX层减少了体硅CMOS工艺典型的某些寄生效应，从而提高了性能。因此，基于SOI的器件与常规的体硅器件的区别在于：CMOS晶体管的硅区域在电绝缘体(通常是二氧化硅或氧化铝)上而不是在体硅衬底上被制造。

作为用于制造IC的绝缘体上半导体工艺的具体示例，图1A是用于单个金属氧化物半导体(MOS)场效应晶体管(FET)或MOSFET的典型现有技术SOI IC结构100的标准化截面图。SOI结构100包括衬底102、埋入氧化物(BOX)绝缘体层104和有源层106(注意，SOI IC结构100的元件的尺寸未按比例绘制；为了清楚或强调起见，一些尺寸已经被夸大)。衬底102通常是诸如硅的半导体材料。BOX层104是电介质，并且BOX层104通常是例如通过氧化、层转移或注入而形成为硅衬底102的“顶”表面102T的SiO₂。有源层106可以包括注入物和/或层的某种组合，该注入物和/或层包括掺杂剂、电介质、多晶硅、金属布线、钝化剂、以及用于形成有源和/或无源电子部件和/或机械结构的其他材料。例如，在所示出的实施方式中，示出了FET(由虚线椭圆108包围)，其中，FET 108包括源极S、漏极D和在绝缘栅极氧化物(GOX)层110之上的初级栅极G。在初级栅极G下方限定有主体B，该主体B在源极S与漏极D之间。在典型操作(例如，增强模式MOSFET)中，在源极S与漏极D之间并接近GOX层110(例如，在主体B的顶部约内)的主体B内产生“传导沟道”(也称为“反型沟道”)。通常包括与主体B具有相同掺杂的区域的体接触(未示出)可以通过通常沿晶体管的宽度方向(在图1A中，宽度方向可以为沿图像的平面向内/向外)延伸的半导体岛的延伸部而电阻性地耦合至主体B，以向FET 108提供第四端子。众所周知，体接触通常耦合至诸如电源的偏置节点，耦合至电路接地，或者耦合至源极S(但是其他连接节点也是可能的)。如果SOI晶体管具有体接触，则将其称为体接触晶体管，如果SOI晶体管不具有体接触，则将其称为浮体晶体管。

如果源极S和漏极D高度掺杂有N型材料，则FET是N型FET或NMOS器件。相反地，如果源极S和漏极D高度掺杂有P型材料，则FET是P型FET或PMOS器件。因此，源极S和漏极D的掺杂类型确定FET是N型还是P型。CMOS器件包括以已知方式共同制造在单个IC管芯上的N型FET和P型FET。栅极G通常由多晶硅形成。

可以以已知方式在FET 108上方制造各种元件、区域和结构的上部结构112，以实现特定的功能。上部结构112可以包括例如从所示出的FET108至其他部件(包括其他FET)的导电互连和/或外部触点、钝化层和区域、以及保护涂层。导电互连可以是例如铜或其他适当的金属或导电材料。

例如，图1B是用于单个FET的典型现有技术SOI IC结构120的标准化截面图，其示出了上部结构112的细节。在该示例中，上部结构112包括导电(例如，金属)互连级M1(最接近FET 108)、M2、M3、M4和M5(在该示例中为“顶层金属”)，所述导电互连级M1、M2、M3、M4和M5在适当的位置由绝缘层和/或钝化层或区域(通常指示为“氧化物”，但可以使用其他材料)间隔开；如本领域中已知的，可以使用多于或少于五个的互连级。M5层可以全部或部分地被另外的导电材料(通常为铝)覆盖，以形成通常被称为“再分布层”或RDL的层，其在图1B中示出为在上部结构112的子部分112'内。通常在CMOS制造工艺快要结束时或者甚至在CMOS制造工艺之后添加顶侧RDL，并且顶侧RDL通常具有比CMOS金属化层(例如，M1至M5层)更厚和更宽的尺寸。顶侧RDL通常用于在IC芯片周围分配高电流功率或者针对RF电路提供高Q电感器(并且有时提供电容器)。如图1B中可以看出，顶侧RDL通常连接至IC的M5层以用于后续封装。铝层也可以用作最终的铜金属结构上方的覆盖层，通常不会使所述最终的铜金属结构暴露以避免铜的氧化。因此，铝层可以是RDL和覆盖层两者。

可以包括其他元件、区域和结构以用于特定电路设计。例如，参照图1A，可以从上部结构112通过有源层106到BOX层104或者到形成在BOX层104中和/或形成在BOX层104上方的导电区域或阱来形成导电衬底触点(S触点)(示出为结构“SC”)。例如，可以使用S触点来减轻对FET有不利影响的累积电荷效应，以用于屏蔽和/或用于导热。S触点的应用的示例在2017年12月5日发布的题为“S-Contact for SOI”的美国专利第9,837,412号中，在2016年6月27日提交的题为“Systems and Methods for Thermal Conduction Using S-Contacts”的美国专利申请第15/194,114号中，以及在2017年5月19日提交的题为“ManagedSubstrate Effects for Stabilized SOI FETs”的美国专利申请第15/600,588号中阐述，其全部内容通过引用并入本文。

如本领域的普通技术人员应当理解的，单个IC芯片可以包括一个电子部件例如FET 108至数百万个电子部件。此外，上部结构112的各种元件可以在三维上延伸并且具有非常复杂的形状。通常，上部结构112的细节将根据IC设计而不同。

BOX层104在实现SOI IC的许多有益特性的同时，还引入了一些问题，例如，与衬底102的电容耦合，对热流的热阻隔，以及至衬底102的电压击穿路径。与理想的SOI晶体管相比，仅仅与衬底102的电容耦合就可能引起许多副作用，例如，增加的漏电流、较低的击穿电压、信号交叉耦合和线性劣化。然而，由BOX层104引起的最严重的电容耦合效应通常是“背沟道”效应。

返回参照图1A中，由源极S、漏极D、BOX层104(用作栅极绝缘体)和衬底102(有效地用作次级栅极)形成了次级寄生背沟道FET的结构(以虚线方形120示出)。图1C是图1A中所示的FET结构的等效示意图，其示出了次级寄生背沟道FET 120如何与初级FET 108并联耦合。值得注意的是，在次级栅极(即衬底102)中和在次级栅极周围的电压累积和电荷累积可能变化，并且通常受控不佳。因此，众所周知，与FET 108相邻的次级寄生背沟道FET 120的存在可能使FET 108的底部处于不受控状态，通常处于亚阈值泄漏状态，这进而可能产生不受控的源极-漏极泄漏电流。

可以减轻次级寄生背沟道FET 120的一些副作用。一种已知的减轻技术利用“单层转移(single layer transfer)”或SLT作为IC制造工艺的一部分。SLT工艺实质上将整个SOI晶体管结构上下颠倒翻转至“处理晶片”上，然后去除原始衬底(例如，图1A中的衬底102)，从而消除衬底102。例如，图2是使用SLT工艺制造的用于单个FET的典型现有技术SOIIC结构100的标准化截面图。基本上，在完成图1A和图1B的上部结构112的大部分或全部之后，通常在上部结构112之上施加有第一钝化层202(例如，SiO₂)，并且然后将原始衬底102和在图1中表示为“X”的层进行翻转并且以已知方式附接或接合至处理晶片204，如图2所示。处理晶片204通常是硅，其在面对第一钝化层202的表面上具有SiO₂(例如，热生长的氧化物)的接合层。此后，去除原始衬底102(例如，通过机械和/或化学手段)，从而使BOX层104露出。可以在露出的BOX层104上形成非导电的第二钝化层206，其可以是常规的层间电介质(ILD)材料。

在图2的结构中，现在发现FET 108的先前最接近原始衬底102的部分在IC结构的“新顶部”附近，其最远离处理晶片204。相反地，现在发现FET 108的先前最远离原始晶片102的那些部分在IC结构的内部，其位于最接近处理晶片204的位置。因此，FET 108的栅极G(并且因此至栅极的连接)现在朝处理晶片204取向，并且在图1A和图1B的结构中的BOX层104——先前与原始衬底102相邻——现在非常接近IC结构的“新顶部”。

尽管未精确地按比例绘制，但是图1A中的BOX层104表现出与原始衬底102相对高的电容耦合，从而引起上面提到的副作用。参照图2，虽然BOX层104仍然具有倒置的IC结构，但是FET 108的“背侧”现在接近IC结构的“新顶部”，但是没有相邻的半导体“背侧栅极”材料(即，原始衬底102)。

虽然图2的IC结构可能比图1A的紧密耦合的衬底IC结构更好——在图1A中原始衬底102用作次级寄生背沟道FET 120的栅极——但是仍未很好地控制FET 108的与BOX层104相邻的区域的电特性。此外，虽然在上面的示例中已经使用了SOI FET，但是在其他绝缘体上半导体技术中也存在类似的问题。

通过上面提到的共同未决且共同拥有的美国专利申请第15/920,321号中教导的结构和方法，减轻或消除了由常规FET IC结构的次级寄生背沟道FET引起的问题。本发明的实施方式通过使用使得能够进入FET的背侧的工艺例如SLT工艺(统称为“背侧接近工艺(back-side access process)”)制造这样的IC，来实现对绝缘体上半导体IC初级FET的次级寄生背沟道FET的完全控制。此后，导电对准补充(Conductive Aligned Supplemental,CAS)栅极结构相对于BOX层而制造并且与初级FET并置，使得施加至CAS栅极的控制电压可以调节初级FET的与BOX层相邻的区域的电特性。这样的FET也可以被称为“CAS栅控FET”。

虽然美国专利申请第15/920,321号中的公开内容减轻或消除了由常规FET IC结构的次级寄生背沟道FET引起的问题，但是在一些情况下，一些实施方式表现出差的导热性，这可能导致可靠性、性能和IC中的其他问题。因此，差的导热性的问题通常也适用于通过背侧接近工艺例如SLT工艺制造的IC。

因此，需要使用背侧接近工艺制造的FET IC结构，该FET IC结构减轻或消除由这样的结构引起的导热性问题。本发明解决了这些需求以及更多需求。

发明内容

本发明包括使用背侧接近工艺制造的FET IC结构，该FET IC结构减轻或消除了由这样的结构引起的导热性问题。

在本发明的一些实施方式中，在使用背侧接近工艺制造的FET的制造期间，在FET附近形成一个或更多个电隔离的热路径并且所述一个或更多个电隔离的热路径被配置成将热从FET至总体上正交(例如“垂直”)的热路径(例如通孔或其他热管)横向地(例如“水平地”)传导出去，并且因此传导至在完整集成电路(IC)的“顶部”处可从外部接近的相应热垫。

在本发明的利用导热处理晶片的一些实施方式中，在使用背侧接近工艺制造的FET的制造期间，在FET附近形成一个或更多个电隔离的热路径，并且所述一个或更多个电隔离的热路径被配置成将热横向地传导离开FET。通过分离的钝化层充分地形成热通孔或热路径，以与处理晶片以及与器件上部结构的常规金属化层热接触，所述常规金属化层中的至少一个与横向热路径热接触。因此，从FET通过横向热路径传导热，然后通过金属化层和热通孔传导至导热处理晶片，并且因此传导至完整集成电路(IC)的“底部”或“背侧”，所述“底部”或“背侧”可以被布置成与散热器热接触。

在一些实施方式中，横向热路径可以使用伪栅极，该伪栅极被特别地配置成将热横向地传导离开FET至总体上正交的热路径或互连金属化结构。

在附图和下面的描述中阐述了本发明的一个或更多个实施方式的细节。根据说明书和附图以及权利要求书，本发明的其他特征、目的和优点将变得明显。

附图说明

图1A是用于单个金属氧化物半导体(MOS)场效应晶体管(FET)的典型现有技术SOIIC结构的标准化截面图。

图1B是用于单个FET的典型现有技术SOI IC结构的标准化截面图，其示出了上部结构的细节。

图1C是图1A中所示的FET结构的等效示意图，其示出了次级寄生背沟道FET如何与初级FET并联耦合。

图2是使用SLT工艺制造的用于单个FET的典型现有技术SOI IC结构的标准化截面图。

图3A是用于单个初级FET的SOI IC结构的标准化截面图，其示出了在应用SLT工艺之后形成的CAS栅极。

图3B是基本上对应于图3A的IC结构的简化IC结构，重新绘制IC结构以用于各种结构元件的增强的清晰度，其中所选择的元件的比例相对于其他元件被放大以用于强调。

图4A是用于使用背侧接近工艺制造的单个FET的SOI IC结构的一个实施方式的标准化截面图，该单个FET被配置成将热传导离开FET至IC结构的“顶部”。

图4B是在应用SLT工艺以“翻转”FET结构之前在制造的中间阶段的SOI IC FET结构的顶部平面图。

图4C是图4B的沿图4B的虚线A-B截取的在制造的后期阶段的SOI IC FET结构的截面图。

图5是用于使用背侧接近工艺制造的单个FET的SOI IC结构的一个实施方式的标准化截面图，该单个FET被配置成将热传导离开FET至IC结构的“底部”。

图6A是在制造的中间阶段的常规SOI IC FET结构的顶部平面图。

图6B是图6A沿图6A的线A-B截取的在制造的后期阶段的SOI IC FET结构的截面图。

图7A是在制造的中间阶段的SOI IC FET结构的顶部平面图，其包括热耦合的伪栅极。

图7B是在背侧接近工艺例如SLT的应用之后图7A的SOI IC FET结构的“折叠”截面图。

图8是示出用于制造导热结构的一种方法的过程的流程图，所述导热结构用于使用背侧接近工艺制造的集成电路晶体管器件，该集成电路晶体管器件被安装在处理晶片上，使得晶体管器件的栅极朝处理晶片取向。

各个附图中的相同的附图标记和名称指示相同的元件。

具体实施方式

本发明包括使用背侧接近工艺制造的FET IC结构，该FET IC结构减轻或消除了由这样的结构引起的导热性问题。本发明的实施方式适用于根据美国专利申请第15/920,321号的教导制造的导电对准补充(CAS)FET IC结构。

CAS栅控FET的导热性挑战

为了更好地理解使用背侧接近工艺(例如SLT工艺，并且包括CAS栅控FET IC结构)制造的集成电路(IC)的导热性问题，考虑如何形成这样的结构的细节是有用的。为了方便起见，下面的示例描述了使用单层转移(SLT)工艺制造的CAS栅控绝缘体上硅(SOI)FET来作为通过背侧接近工艺制造的FET的一个示例。虽然在下面的示例中使用了SOI FET，但是在其他绝缘体上半导体技术中也存在类似的问题。

图3A是用于单个初级FET 108的SOI IC结构300的标准化截面图，其示出了在应用SLT工艺之后形成的CAS栅极。图3B是基本上对应于图3A的IC结构300的简化IC结构310，重新绘制IC结构310以用于各种结构元件的增强的清晰度，其中所选择的元件的比例相对于其他元件被放大以用于强调。IC结构300、310部分地类似于图2的SLT晶片，不同之处在于通过创建可以例如使用已知的再分布层(RDL)技术而形成的特别对准并图案化的背侧接触图案(BCP)302来修改图2的第二钝化层206。BCP 302被图案化以限定CAS栅极，CAS栅极与初级FET 108的(先前的)背沟道相邻的相应初级FET 108至少部分地对准，并且CAS栅极与BCP302的其余部分电隔离。BCP 302(并且因此CAS栅极)可以以与例如图1B所示的在非SLT晶片的上部结构112的顶侧上形成常规RDL相同的方式由铝或类似材料形成。注意，IC结构300的新顶部可以被图案化并且在适当的位置覆盖有沉积的或形成的保护或钝化层(未示出)，该沉积的或形成的保护或钝化层可以是例如常规的层间电介质(ILD)材料和/或常规的湿气和污染物阻碍层。在美国专利申请第15/920,321号中阐述了如何制造这样的IC结构的另外的细节和示例。

对于图3A所示的结构，钝化层202是相对差的导热体。处理晶片204本身相对厚——并且因此抑制了热流——并且可能是差的导热体例如玻璃。另外，上部结构112在图3A中被示出为比用于BCP 302的导电层350厚得多。然而，用于创建BCP 302的RDL工艺经常导致BCP 302比上部结构112厚得多，并且因此抑制了热流。插入在FET 108与CAS栅极之间的非导电第二钝化层206(通常为SiO₂)除了是相对差的导热体之外，也相对厚。

由于由背侧接近(例如，SLT)工艺和CAS栅极制造工艺引起的导热抑制因素的存在，因此可能难以从CAS栅控FET 108中去除热，从而导致可靠性、性能和其他特性的降低。这种问题通过考虑由虚线椭圆包围的FET 108而在图3A中被突出显示。上部结构112包括大量的金属化，在常规FET中该金属化将在IC的顶部处并且有助于将热传导离开FET 108，如图1B所示。然而，在通过背侧接近工艺制造的包括CAS栅控FET结构的FET中，上部结构112抵靠第一钝化层202。因此，钝化层202和处理晶片204抑制了从FET 108“向下”至散热器(未示出)的热传导(由箭头360指示)。另外，FET 108被夹在BOX层104、非导电第二钝化层206和BCP 302(对于CAS栅控FET)的组合物与上部结构112之间，所述组合物抑制了从FET 108“向上”至散热器例如户外或表面安装的冷却结构(未示出)的热传导(由箭头362指示)。此外，没有地方放置用于将热传导离开FET 108的常规散热垫。

结果是由FET 108生成的热不容易驱散，这当FET 108在高功率模式下例如在功率放大器(PA)中进行操作时会引起严重的温度升高。当与常规非SLT SOI FET相比时，常规SLT SOI FET的一些实施方式已经示出了76％至135％的温度升高。

附图中的相对尺寸和取向

关于下面的示例中引用的附图，注意的是各个元件的尺寸未按比例绘制；为了清楚或强调，一些尺寸已经垂直和/或水平地被放大了。另外，对取向和方向(例如，“顶部”、“底部”、“上方”、“下方”、“横向”、“正交”等)的引用是相对于示例附图而言的，并不一定是绝对取向或方向。

第一示例实施方式

在本发明的一些实施方式中，在使用背侧接近工艺制造的FET的制造期间，在FET附近形成一个或更多个电隔离的横向延伸的热路径并且，所述热路径被配置成将热横向地(例如水平地)传导离开FET至总体上正交(例如“垂直”)的热路径(例如通孔或热管)，并且因此传导至在完整集成电路(IC)的“顶部”处可从外部接近的相应热垫。对于安装在“倒装芯片”封装件中的IC，这样的“顶侧”热提取配置特别地有用。

例如，图4A是用于使用背侧接近工艺制造的单个FET 402的SOI IC结构400的一个实施方式的标准化截面图，该单个FET 402被配置成将热传导离开FET 402至IC结构400的“顶部”。在所示出的示例中，IC结构400配置有电隔离的横向延伸的热路径404，该电隔离的横向延伸的热路径404形成在FET 402附近并且被配置成将热传导离开FET 402至可从外部接近的热垫406。箭头408示出了热流的方向，该热流最初沿横向延伸的热路径404横向地离开FET 402，并且然后“向上”至IC结构400的“顶部”至可从外部接近的热垫406。如果需要，则FET 402可以通过在BOX层“上方”添加第二钝化层206和CAS栅极(为清楚起见而从图4A中省略)来被进一步加工以成为CAS栅控FET，如图3A和图3B所示。

图4B是在应用SLT工艺以“翻转”FET结构420之前在制造的中间阶段的SOI IC FET结构420的顶部平面图。图4C是图4B的沿图4B的虚线A-B截取的在制造的后期阶段的SOI ICFET结构420的截面图。在该示例中，已经在场氧化物区域424内形成了硅岛422。可以以常规方式在硅岛422的露出表面上形成硅化物层。在硅岛422内，已经形成了FET器件402。另外，对硅岛422进行图案化以创建电隔离结构428，以将硅岛422的包含FET器件402的部分与硅岛422的边缘部分422a、422b电隔离。可以例如使用浅沟槽隔离(STI)——一种通常用于防止相邻半导体器件部件之间的电流泄漏的已知技术——制造这样的电隔离结构428。一种STI工艺包括：对硅岛422中的沟槽的图案进行蚀刻；沉积一种或更多种介电材料(例如二氧化硅)以填充沟槽；以及使用诸如化学机械平坦化的技术去除过量的电介质。然而，可以使用诸如晶体管之间的硅区域的局部氧化(也称为LOCOS隔离)的其他技术用于形成电隔离结构428。

在用于IC FET结构420的第一金属化连接层(通常称为“金属1”或“M1”)的形成期间，对FET器件402的各种端子(例如，源极、漏极、栅极)进行电连接426。另外，在所示出的示例中，对M1层——其也是导热的并且在第一层间电介质层(ILD)上方被图案化——进行图案化，以形成一个或更多个电隔离的横向延伸的热路径404，每个热路径包括：(1)近部分404a，该近部分404a通过ILD与在FET器件402附近的边缘部分422a、422b热接触；以及(2)远部分404b，该远部分404b沿横向方向(例如，图4C中的“水平地”)与在FET器件402附近的边缘部分422a、422b间隔开。远部分404b可以被配置为足够大的散热垫，以能够与图4A中的可从外部接近的热垫406良好的热接触，热垫406的接触区域(“占地面积”)在图4B中被示出为圆圈。近部分404a应当充分地接近FET器件402，以能够将大量热传导离开FET器件402。如图4C所示，远部分404b应当与FET器件402充分地间隔开，使得可以在不被FET器件402阻挡或者不会干扰FET器件402的情况下对这些部分进行热连接。

要清楚，由FET器件402生成的热(特别是在其漏极D处生成的热)将横向地流过FET器件402的有源区域，因此流过电隔离结构428，并且最终流过边缘部分422a、422b。在这种横向热扩散之后，晶体管生成的热将通过位于边缘区域422a、422b与M1层之间的ILD层垂直地扩散，并且因此分别地扩散至从M1层被图案化的电隔离的横向延伸的热路径404的近部分404a和远部分404b中。由于M1层是极好的导热体，因此近部分404a会将热传导至电隔离的横向延伸的热路径404的远部分404b，并且最终传导至外部散热器(例如，图4A和图4C中的热垫406)上。电隔离的横向延伸的热路径404的适当构造的近部分404a和远部分404b将使得从FET器件402至热垫406的热阻能够低得多。

因此，电隔离的横向延伸的热路径404的目的是当完成IC FET结构420的制造和SLT处理时沿横向方向将热传导离开FET器件402。注意，虽然图4B示出了设置在FET器件402的两侧上的电隔离的横向延伸的热路径404，但是在一些实施方式中一个电隔离的横向延伸的热路径404可以是足够的(特别是在FET器件402的漏极D侧上)；这样的配置在IC上也可以需要较少的区域。还应当注意，对在其上形成M1金属化层的材料(例如硅化物)可以进行蚀刻并回填有导电材料以形成通孔，使得M1层与硅岛422的边缘部分422a、422b更直接地热接触。

在图4C中，示出了使用SLT工艺的制造的另外的步骤。特别地，如上面所描述的，图4B的IC FET结构420已经“翻转”至处理晶片上方。因此，FET器件402现在面向“向下”、远离整个结构的“新顶部”。电隔离的横向延伸的热路径404的近部分404a被定位成与相应的边缘区域422a、422b相邻并且接近FET器件402(理想地，在一组适用的IC设计规则下尽可能地接近)。电隔离的横向延伸的热路径404的远部分404b从FET器件402横向地延伸，足以使导热材料的总体上正交(例如，“垂直”)的热路径(例如，通孔或热管)440(例如，铜或铝)可以穿过钝化层和BOX层而制造，以与电隔离的横向延伸的热路径404的远部分404b紧密热接触。总体上正交的热路径440可以是例如通过使用已知技术来蚀刻孔穿过钝化层和BOX层并且使用导热材料填充这些孔填充而形成。注意，用于特定IC铸造厂的一些制造设计规则可能不允许使用单个大直径正交热路径440，并且因此，可以通过多个较小直径的热路径440(例如，多个通孔)替代图4C中所示出的单个热路径440。

每个总体上正交的热路径440可以被由导热材料制造的热垫406覆盖。如果热路径440由铜制造，则用于热垫406的材料通常将是铝，以避免铜的氧化。热垫406可以被塑造为RDL工艺的一部分以用于形成用于FET器件402的CAS栅极。当然，可以使用与IC制造工艺兼容的其他导热材料，用于总体上正交的热路径440和热垫406两者。

值得注意的是，将STI沟槽用于电隔离结构428是特别地有益的，这是因为STI沟槽可以做得非常窄(例如，约200nm或2000埃)，并且它们沿有源晶体管区域(即硅岛422)的整个宽度延伸。因此，从FET器件402至通过STI沟槽的电隔离的横向延伸的热路径404的热阻远小于穿过完整的SOI IC结构400的顶部或底部的热阻(参见图4A)。

从制造的角度来看，虽然使用M1金属化层来形成电隔离的横向延伸的热路径404非常方便，但是也可以使用其他金属化层(包括自定义层)或者组合金属化层。例如，可以形成与硅岛422的电隔离的边缘部分422a、422b热接触的一个或更多个总体上正交的热路径，以热耦合至边缘部分422a、422b。然后可以将这样的正交热路径热耦合至由除了M1以外的一个或更多个金属化层形成的横向热路径。然后可以将其他热路径440和相应的热垫406热耦合至横向热路径，类似于图4C。

应当理解，在本公开内容的上下文中，“电隔离”是指与直流电流基本上隔离。如本领域技术人员将理解的那样，通过电容器状结构的AC耦合是如上面所描述的导体/绝缘体/导体结构中固有的。可以通过已知的设计技术来管理和减轻这样的AC耦合。

第二示例实施方式

在本发明的利用导热处理晶片(例如，硅、金属、碳化硅、金刚石等)的一些实施方式中，在使用背侧接近工艺制造的FET的制造期间，在FET附近形成一个或更多个电隔离的热路径，并且所述一个或更多个电隔离的热路径被配置成将热横向地传导离开FET。充分地穿过第一钝化层形成热通孔(包括所有通路)，以与处理晶片以及与器件上部结构的常规金属化层(例如M1至M5)热接触，所述常规金属化层中的至少一个与横向热路径热接触。因此，从FET通过横向热路径传导热，然后通过金属化层和热通孔传导至导热处理晶片，并且因此传导至完整集成电路(IC)的“底部”或“背侧”，所述“底部”或“背侧”可以被布置成与散热器热接触。这样的“底侧”热提取配置可以单独使用，但是通常可以与上面所描述的“顶侧”热提取配置结合使用，以提供来自FET器件402的附加的热提取。“底侧”热提取配置对于以“导线接合”封装而安装的IC特别地有用。

图5是用于使用背侧接近工艺制造的单个FET 402的SOI IC结构500的一个实施方式的标准化截面图，该SOI IC结构500被配置成将热传导离开FET 402至IC结构500的“底部”，如由热流箭头504所描绘的。在添加的元件的情况下，IC结构500以与图4A的IC结构400基本上相同的方式形成。如图4A和图4B中所示的配置那样，在用于IC结构500的M1层的形成期间，对FET器件402的各种端子(例如，源极、漏极、栅极)进行电连接426。另外，对导热M1层进行图案化以形成一个或更多个电隔离的横向延伸的热路径404，所述一个或更多个电隔离的横向延伸的热路径404具有：与FET器件402热接触的近部分(未单独地标记)；以及以上面所描述的方式沿横向方向与FET器件402间隔开的远部分404b(未单独地标记)。

可以以已知方式对金属化层进行图案化和互连，以提供横向热路径和垂直热路径(例如，相对于图5中的FET器件402的平面的“垂直”)。特别地，可以形成金属化层(例如，通孔)中的垂直结构，以提供从最接近FET器件402的金属化层(即，在该示例中的M1，并且因此包括图4B和图4C的电隔离的横向延伸的热路径404)至最接近处理晶片的层(即，在该示例中的M5)的总体上正交的电隔离的热路径，即“热通孔”。对金属化层进行图案化和互连以创建这样的热通孔将作为常规制造步骤的一部分，也就是说，将不需要附加的制造步骤，只需要重新配置掩模即可。

使用M5金属化层作为在SLT处理之后最接近处理晶片的层的示例，常规地，M5层将通过第一钝化层与处理晶片间隔开，如图4A所示。然而，在图5所示的实施方式中，充分地穿过第一钝化层形成一个或更多个热通孔502，以与M5层和处理晶片热接触(仅标记了几个热通孔502，以避免混乱)。可以例如通过在单层转移工艺将包含FET器件402的上部结构接合至处理晶片之前对孔进行蚀刻穿过第一钝化层并且利用导热体(例如，铜)填充这些孔来形成热通孔502。然而，可以使用其他常规方法来创建热通孔502。由于处理晶片通常可以是导电的或半导电的，因此热通孔502通常应当与FET器件402的电端子电隔离，类似于由上面所讨论的STI隔离区域428提供的隔离。

箭头504示出了热流的方向，该热流最初沿横向延伸的热路径404横向地离开FET402，并且然后“向下”至IC结构500的“底部”。如果需要，则FET 402可以通过在BOX层“上方”添加第二钝化层206和CAS栅极(为清楚起见而从图5中省略)来被进一步加工以成为CAS栅控FET，如图3A和图3B所示。

图5中所示的配置的优点在于唯一添加的结构是热通孔502，这是因为用于热通孔的金属化层(即，总体上正交的电隔离的热路径)形成为用于IC结构500的常规制造工艺的一部分。

第三示例实施方式

图4A至图4C以及图5中所示的实施方式利用电隔离结构428(例如STI沟槽)来将硅岛422的包含FET器件402的部分与硅岛422的边缘部分422a、422b电隔离，并且然后使用金属化层(通常为M1层)用于从离开FET器件402的边缘部分422a、422b中起的电隔离的横向延伸的热路径404。然而，当与典型的MOS栅极氧化物GOX相比时，这些STI状结构非常大，其可能小于30埃厚度。因此，在一些实施方式中，电隔离的横向延伸的热路径404可以替代地利用一个或更多个伪栅极，每个伪栅极包括形成在延伸的有源区域(通常在栅极长度L方向上)上方的GOX上的多晶硅栅状结构，并且每个伪栅极特别地被配置成以下述顺序传导热：沿延伸的有源区域横向地离开FET；垂直地穿过薄(即低热阻)GOX；沿伪栅极横向地；垂直于M1层的与伪栅极接触的区域；并且最终至总体上正交的热路径(例如，垂直热管和/或互连金属化结构)至外部散热器(例如，图7B的可从外部接近的热垫406)，从而避免利用更高的热阻STI状结构。

图6A是在制造的中间阶段的常规SOI IC FET结构600的顶部平面图。图6B是图6A的沿图6A的线A-B截取的在制造的后期阶段的SOI IC FET结构600的截面图。在所示出的示例中，硅岛602包围FET，该FET包括：位于金属化层604下方的具有相关联触点604a的源极区域；以及位于金属化层606下方的具有相关联触点606a的漏极区域。源极区域和漏极区域由位于栅极608下方并由栅极608限定的主体B间隔开。栅极608通常由覆盖在硅岛602上生长的栅极氧化物层612之上的多晶硅制造。在一些工艺中，伪栅极610(图6B中的X元件)可以当形成栅极608时形成，并且可以将其用于各种目的(例如，电隔离，以满足特定的设计规则密度约束等)。与栅极608一样，伪栅极610通常由覆盖硅岛602上的栅极氧化物612的多晶硅制造，通常具有上层硅化物，并且延伸超过硅岛602的边缘。然而，与栅极608不同，伪栅极610未电连接，并且它们并不总是具有被注入至有源区域中的掺杂(例如N+)区域或硅化物区域，以将相邻伪栅极610隔开(图6B中未示出N+区域和硅化物区域)。

通常，IC FET内热流的主要障碍是许多不同的SiO₂层或其他绝缘层。如已经注意的，按横向尺寸标准可以使上面所描述的STI分离区域非常窄，通常为约2000埃。然而，FET中最薄的绝缘体之一，并且因此(IC FET中的绝缘层的)最低的热阻路径穿过栅极氧化物612，其中该栅极氧化物612的典型厚度为几十埃。此外，栅极材料，通常为多晶硅，是相对良好的导热体。发明人认识到，这些特性可以适于提供横向热路径以将热传导离开FET。

作为示例，图7A是在制造的中间阶段的SOI IC FET结构700的顶部平面图，其包括热耦合的伪栅极610。图7B是在背侧接近工艺例如SLT的应用之后图7A的SOI IC FET结构700的“折叠”截面图。更具体地，图7B是沿图7A的线C-D(用于前景特征)和线A-B(用于背景特征)两者截取的截面图。图7A的晶体管结构(即，来自穿过图7A的线A-B截取的截面)以虚线轮廓示出在图7B的椭圆形701内以供参照。图7B的其他元件来自穿过图7A的线C-D的截面(线C-D没有切穿晶体管)。另外，栅极氧化物612层虽然看起来覆盖晶体管的源极S和漏极D，但是没有覆盖晶体管的源极S和漏极D，而是替代地将如图6B中那样配置而接近晶体管。

在图7A和图7B中示出的示例中，形成一个或更多个伪栅极610以延伸超过硅岛602的边缘。一个或更多个伪栅极610通过可以延伸至散热垫704的一个或更多个导热结构702连接。导热结构702可以是例如通过导热通孔706连接至伪栅极610的M1层的一部分，如图7B所示。由FET生成的热由“近”(相对于FET)伪栅极610穿过通孔706传导至M1层的导热结构702，并且因此横向地传导至“远”散热垫704。

如在图4A的配置中，对于“顶侧”热提取配置，每个散热垫704可以热耦合至总体上正交的热路径，并且因此热耦合至热垫406。类似地，如在图5的配置中，对于“底侧”热提取配置，每个散热垫704可以热耦合至器件上部结构的图案化且互连的金属化层708(例如M1至M5)以及热耦合至处理晶片的热通孔502。

因此，从FET至散热垫704的热流过由伪栅极610覆盖的硅岛602的整个区域，并且流过伪栅极610下面的极薄的栅极氧化物材料。与利用电隔离STI沟槽的实施方式相比，由于消除了STI沟槽的串联热阻，因此所示出的“无沟槽”配置实质上降低了热阻(降低了高达STI沟槽的平面宽度与栅极氧化物的厚度之比)。该实施方式的另一优点是，导热多晶硅伪栅极610通常比下面的硅岛602厚，从而进一步减小了横向热阻。

虽然图7A示出了耦合至在所示出的硅岛602的左侧的成对的伪栅极610的两个导热结构702及相关联的散热垫704，但是在一些实施方式中，一个导热结构702及相关联的散热垫704可能就足够了(特别是在FET的漏极D侧)；这样的配置也可能在IC上需要较少区域。由于伪栅极610延伸超过所示出的硅岛602的左侧和右侧两者，因此导热结构702及相关联的散热垫704可以形成在硅岛602的左侧(如所示出的)和右侧(未示出)两者上。此外，虽然所示出的导热结构702及相关联的散热垫704被示出为耦合至成对的伪栅极610，但是通常，导热结构702及相关联的散热垫704可以耦合至一个或更多个伪栅极610。在一些实施方式中，所示出的伪栅极的组(即，FET的每个漏极和/或源极侧有两个或更多个伪栅极610)可以利用单个宽的伪栅极来替换(实际上，伪栅极将使有源区域热短路)。

在一些实施方式中，可以在除了端部之外的位置(即，沿虚线AB穿过热通孔至电隔离的导热结构702)处进行导热结构702至伪栅极610的连接，并且可以使用在栅极608的每个“侧”上的多于一个的导热结构702。可以通过例如使用多晶硅“带”(例如图7A中的带610a)跨越两个或更多个伪栅极610来将一个或更多个伪栅极610与一个或更多个其他伪栅极610互连，并且因此增加热路径的数目。可以在伪栅极610的端部处或跨伪栅极610的中间部分形成一个或更多个带610a。这样的配置可以更好地收集热以通过导热结构702传导。

在图7A的实施方式的变型中，可以基本上在一个或更多个伪栅极610的长度上方沉积导热结构702的M1层的延伸部，并且导热结构702的M1层的延伸部通过类似于图7B中所示的通孔706的导热通孔热耦合至这些伪栅极610。例如，在图7A中，示出了覆盖在最上面的伪栅极610上的M1层的一个这样的延伸部710；这样的结构通常被称为“带状栅”，意味着金属接触在有源区域上方的多晶硅。M1层提供比伪栅极610的多晶硅更好的导热性，并且因此，这样的配置使得能够更好地控制热。

示例结果

从上面的描述中应当理解，本发明的一方面包括一种导热结构，该导热结构用于使用背侧接近工艺制造的集成电路晶体管器件，该集成电路晶体管器件被安装在处理晶片上，使得晶体管器件的栅极朝处理晶片取向，导热结构包括：至少一个横向延伸的热路径(例如，图4A至图4C以及图5中的元件404、或者图7A至图7B中的元件610、702、704)，所述至少一个横向延伸的热路径具有近部分和远部分，所述近部分与晶体管器件紧密热接触，并且所述远部分沿晶体管器件的横向方向与晶体管器件充分地间隔开，以能够耦合至总体上正交的热路径，每个热路径与晶体管器件基本上电隔离；以及至少一个总体上正交的热路径，所述至少一个总体上正交的热路径热耦合至至少一个热路径，并且所述至少一个总体上正交的热路径被配置成将热从至少一个热路径传递至下述中的至少一个：(i)至少一个可从外部接近的热垫；或者(ii)处理晶片。

对图4A和图5中所示的配置进行有限元建模，并且根据上面所描述的横向延伸的热路径与常规的SLT晶体管相比示出了在热提取方面的显著改善。针对功率损耗为约0.8639mW的单个FET进行了分析；环境条件设定为25℃。针对四个模型评估了三种单独的情况。针对每个模型的情况是：(1)IC的底侧与25℃的散热器接触；(2)IC的顶侧与25℃的散热器接触；以及(3)IC的顶侧和底侧两者与25℃的散热器接触。针对每种情况的四个模型是：(1)作为比较，使用“基准”常规的非SLT设计制造的FET的温度；(2)作为比较，使用常规SLT设计制造的FET的温度差；(3)使用类似于图4A的实施方式的“顶侧”热提取配置制造的FET的温度差；以及(4)使用类似于图4A的实施方式的“顶侧”热提取配置结合类似于图5的实施方式的“底侧”热提取配置制造的FET的温度差。

结果在表1中示出。

表1

如表1中的结果指示，与基准非SLT配置相比，常规SLT配置表现出显著的温度升高，而与冷却情况无关(附加建模指示，随着器件宽度增加，该问题显著加剧)。然而，根据本发明的“顶侧”热提取配置的使用致使在所有冷却情况下的FET温度升高的显著减轻。最后，根据本发明的“顶侧”和“底侧”热提取配置的使用致使在底部冷却情况下显著减轻FET温度升高，并且与基准非SLT配置相比，实际上在顶部冷却情况下以及在组合的顶部和底部情况下降低了FET温度。

方法

本发明的另一方面包括根据上面的教导的用于制造导热结构的方法。例如，图8是示出用于制造导热结构的一种方法的过程流程图，所述导热结构用于使用背侧接近工艺制造的集成电路晶体管器件，该集成电路晶体管器件被安装在处理晶片上，使得晶体管器件的栅极朝处理晶片取向，所述方法包括：制造至少一个横向延伸的热路径，所述至少一个横向延伸的热路径具有近部分和远部分，所述近部分与晶体管器件紧密热接触，并且所述远部分沿晶体管器件的横向方向与晶体管器件充分地间隔开，以能够耦合至总体上正交的热路径，每个横向延伸的热路径与晶体管器件基本上电隔离(步骤802)；以及制造至少一个总体上正交的热路径，所述至少一个总体上正交的热路径热耦合至至少一个横向延伸的热路径，并且所述至少一个总体上正交的热路径被配置成：将热从至少一个横向延伸的热路径传递至下述中的至少一个：(i)至少一个可从外部接近的热垫；或者(ii)处理晶片(步骤804)。

上面方法的变型可以包括下述方面中的一个或更多个：还包括通过电隔离结构将至少一个横向延伸的热路径与晶体管器件间隔开；还包括通过由浅沟槽隔离工艺形成的电隔离结构来将至少一个横向延伸的热路径与晶体管器件间隔开；还包括至少部分地从晶体管器件横向延伸的金属化层之中制造至少一个横向延伸的热路径；还包括通过钝化层将处理晶片与晶体管器件间隔开，并且形成充分地穿过钝化层的至少一个热通孔，以热耦合至处理晶片和至少一个总体上正交的热路径。还包括制造至少一个伪栅极，所述至少一个伪栅极通过栅极氧化物与晶体管器件电隔离并且与晶体管器件热接触；以及制造与至少一个伪栅极热接触的至少一个横向延伸的热路径，其中，伪栅极包含多晶硅；以及/或者还包括至少部分地通过制造至少一个金属化层来制造至少一个横向延伸的热路径，所述至少一个金属化层覆盖至少一个伪栅极并且从晶体管器件横向地延伸。

制造技术和选择

虽然图4A至图4C、图5以及图7A至图7B中所示的特定IC示例未示出CAS栅控FET，但是上面所描述的热提取结构与CAS栅控FET兼容，如在题为“Semiconductor-on-InsulatorTransistor with Improved Breakdown Characteristics”的共同未决的美国专利申请第15/920,321号中所教导的，并且该共同未决的美国专利申请在上面被提到。

另外，本发明的教导可以与在题为“High-Q Integrated Circuit InductorStructure and Methods”和“SLT Integrated Circuit Capacitor Structure andMethods”的共同未决的美国专利申请中所教导的电路设计和方法结合使用，两者都在上面被提到。

如本公开内容中所使用的，术语“MOSFET”是指具有绝缘栅极并且包括金属或类金属、绝缘体和半导体结构的任意场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如铝、铜或其他金属、或重掺杂的多晶硅、石墨烯或其他导电体)，“绝缘体”包括至少一种绝缘材料(例如氧化硅或其他介电材料)，以及“半导体”包括至少一种半导体材料。

对于本领域的普通技术人员应当明显的是，可以实现本发明的各种实施方式以满足各种规范。除非上面另有说明，否则适当的部件值的选择是设计选择的问题，并且本发明的各种实施方式可以以任何适当的集成电路(IC)技术(包括但不限于MOSFET结构)或者以混合电路形式或分立电路形式来实现。可以使用任何适当的衬底和工艺来制造集成电路实施方式，所述任何适当的衬底和工艺包括但不限于标准体硅、绝缘体上硅(SOI)和蓝宝石上硅(SOS)。除非上面另有说明，否则本发明可以在其他晶体管技术例如双极型、GaAs HBT、GaN HEMT、GaAs pHEMT和MESFET技术中实现。然而，上面所描述的发明构思对于基于SOI的制造工艺(包括SOS)以及具有相似特性的制造工艺特别地有用。基于SOI工艺或SOS工艺的CMOS制造使得具有下述特征的电路成为可能：低功耗、由于FET堆叠而在操作期间承受高功率信号的能力、良好的线性度和高频操作(即，高达及超过50GHz的射频)。单片IC实现方式特别地有用，这是因为通过精心设计，寄生电容通常可以保持低的(或保持最小，在所有单元上保持均匀，从而使得能够对其进行补偿)。

取决于特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)，可以调节电压电平，以及/或者对电压和/或逻辑信号极性进行反转。部件电压处理能力、电流处理能力和功率处理能力可以例如通过调节器件尺寸、串行“堆叠”部件(特别是FET)以承受更大的电压以及/或者通过使用并行的多个部件处理更大的电流来根据需要进行调整。可以添加附加的电路部件以增强所公开的电路的能力和/或以提供附加的功能，而不会显著地改变所公开的电路的功能。

结论

已经描述了本发明的多个实施方式。应当理解，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，上面所描述的一些步骤可以与顺序无关，并且因此可以按照与所描述的顺序不同的顺序执行。此外，上面所描述的一些步骤可以是可选的。可以以重复、串行或并行的方式来执行关于上述方法描述的各种动作。

应当理解，前述描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求书的范围限定，并且其他实施方式也在权利要求的范围内。(注意，权利要求元素的括号标记是为了方便引用这样的元素，并且其本身并不指示元素的特定必需顺序或枚举；此外，这样的标记可以在从属权利要求中作为对附加元素的引用而重新使用，而不必视为开始了有冲突的标记序列)。