具体实施方式

以下，参照实施方式的附图进行说明。此外，在各附图中，存在对实质上相同的构成部位标注相同的符号并部分省略其说明的情况。附图为示意图，存在厚度与平面尺寸的关系、各部的厚度的比率等与实物不同的情况。说明中表示上下等方向的用语在无特别明记的情况下表示以下述衬底的半导体芯片搭载面为上时的相对方向，有时与以重力加速度方向为基准的实际方向不同。

图1是表示实施方式的半导体装置(半导体封装)的剖视图。图1所示的半导体封装1具备：配线衬底2、搭载在配线衬底2上的第1半导体芯片3、填埋第1半导体芯片3且粘附于配线衬底2的第1粘附层(FOD)4、与第1粘附层4粘附且固定在不具备电极的第2半导体芯片5上的多个第3半导体芯片6的积层体7、及以将第1半导体芯片3或第3半导体芯片6的积层体7等密封的方式设置在配线衬底2上的密封树脂层8。第2半导体芯片5为间隔衬底且使用硅晶片，但另外也可以将聚酰亚胺等树脂或玻璃等的板用作间隔衬底。

配线衬底2例如具有由设置在绝缘性树脂衬底或绝缘性陶瓷衬底等的表面的配线层9或设置在内部的配线层10等构成的配线网。作为绝缘性材料，具体来说有玻璃-环氧树脂复合材、玻璃、聚酰亚胺树脂、硅氧化物、硅氮化物等绝缘材料。配线层9、10例如由铜或铜合金、金或金合金等、银或银合金、铝、钨、钛、镍等金属材料构成。配线衬底2具有成为外部端子的形成面等的第1面2a、及成为半导体芯片3、5、6的搭载面的第2面2b。

在配线衬底2的第2面2b上，搭载着第1半导体芯片3，第1半导体芯片3填埋在第1粘附层(FOD)4内且粘附于配线衬底2的芯片搭载区域。作为第1半导体芯片3，例如可列举在用作第3半导体芯片6的半导体存储器芯片与外部设备之间收发数字信号的控制器芯片或接口芯片、逻辑芯片、RF(radio frequency，射频)芯片等系统LSI(Large ScaleIntegration，大规模集成电路)芯片，但并不限定于此。

第1半导体芯片3的电极(未图示)经由接合线11而与配线衬底2的配线层9电连接。通过将控制器芯片等第1半导体芯片3直接搭载在配线衬底2上，能够缩短第1半导体芯片3与配线衬底2之间的配线长。由此，谋求提高第1半导体芯片3与配线衬底2之间的信号传输速度等，能够应对半导体封装1的高速化。进而，由于第1半导体芯片3填埋在第1粘附层4内，所以不会降低第3半导体芯片6相对于配线衬底2的搭载性，另外也不会妨碍封装尺寸的小型化等。因此，能够提供小型且应对高速元件的半导体封装1。

一般来说，控制器芯片等第1半导体芯片3的外形形状与半导体存储器芯片等第3半导体芯片6的外形形状相比较小。因此，将搭载在配线衬底2上的第1半导体芯片3填埋在第1粘附层4内，然后在第1粘附层4上积层并搭载多个第3半导体芯片6。作为第3半导体芯片6的具体例，可列举NAND(Not And，与非)型闪速存储器般的半导体存储器芯片，但并不限定于此。在本实施方式中，将4个半导体存储器芯片作为第3半导体芯片6积层并搭载。此外，第3半导体芯片6的积层数并不限定为4段。

搭载在第1粘附层4上的多个第3半导体芯片6中，第1段至第4段为止的第3半导体芯片6以各自的电极露出的方式，在第1方向(图中为纸面右方向)上使排列电极的端部错开地积层成阶梯状。

多个第3半导体芯片6中第1段的第3半导体芯片6固定在不具备电极的第2半导体芯片5上。第2半导体芯片5经由第1粘附层4而固定在第1半导体芯片3之上。第1粘附层4使用普通的DAF(Die Attach Film，芯片粘接膜)等粘附剂。第3半导体芯片6利用在图1中省略了图示的DAF等粘附剂，固定在位于下侧的第2半导体芯片5或第3半导体芯片6。第3半导体芯片6的电极(未图示)经由接合线12而与配线衬底2的配线层9电连接。关于电特性或信号特性相等的电极焊垫，能够将配线衬底2的配线层9与多个第3半导体芯片6的电极焊垫利用接合线12依次连接。也就是说，第1段至第4段为止的第3半导体芯片6的电极利用接合线12依次连接，第1段的第3半导体芯片6的电极与配线衬底2的配线层9利用接合线12连接。半导体芯片的厚度例如为30μm～100μm。

在配线衬底2的第2面2b上，以将第1半导体芯片3或第3半导体芯片6的积层体7与接合线11、12一起密封的方式，将使用环氧树脂等绝缘树脂的密封树脂层8例如模塑成形。通过这些构成要素，构成实施方式的半导体封装1。

接下来，参照图2～图6对半导体封装1的配线衬底2的构成进行说明。如图2、3所示，配线衬底2具有第1配线层21、第2配线层23、及第3配线层24。第1配线层21、第2配线层23、及第3配线层24分别大致平行。

图5是第1配线层21中的配线图案的平面示意图。在第1配线层21，设置着高速配线焊盘20a、连接于高速配线焊盘20a的第1层高速配线20、信号配线焊盘22a、连接于信号配线焊盘22a的第1层信号配线22b、电源用焊盘X及接地用焊盘Y。各配线经由通孔28而将第1配线层21、第2配线层23、及第3配线层24之间连接。在I部分，从高速配线焊盘20a经由通孔将高速配线连接于第2配线层23。在II部分，第1层高速配线20从高速配线焊盘20a延伸，经由通孔28将高速配线连接于第2配线层23。在高速配线焊盘20a、信号配线焊盘22a、电源用焊盘X及接地用焊盘Y，形成焊接凸块等而与未图示的外部设备连接。

图6是第2配线层23中的配线图案的平面示意图。在第2配线层23，设置着第2层高速配线20c及第2层信号配线22。分别经由通孔从第1配线层21连接。另外，如观察由单点链线III包围的部位可知，存在高速配线焊盘20a与第2层信号配线22重叠的部位。

如图2、3所示，在第3配线层24，设置着电源配线25及接地配线26。电源配线25位于第1配线层21侧，在其上配置着接地配线26。经由电源用焊盘X与接地用焊盘Y对电源配线25与接地配线26供电。设置在第3配线层24的电源配线25与接地配线26中的至少一者用作屏蔽产生在高速配线焊盘20a与第2层信号配线22之间的噪音的噪音屏蔽配线。此外，在第1配线层21、第2配线层23中，未设置配线或焊垫的部分配置着立体状或网状的电源配线或接地配线，但在图5、6中省略了所述部件。在本实施方式中，对将接地配线26用作噪音屏蔽配线的情况进行说明。

以下，对高速配线进行说明。

高速配线20例如为PCIe(Peripheral Component Interconnect Express)等高速配线，是流通频率例如为1GHz以上的信号的配线，且需要阻抗控制。在信号配线中流通频率比高速配线慢的信号。高速配线焊盘20a具有比第1层高速配线20的线宽大的直径，成为占据较大面积的导体部。另外，第1层高速配线20及第2层高速配线20c是以2根为一组的对配线，其配线图案相互类似。高速配线优选为成对使用。例如，高速配线20仅连接于必须以高速交换信号的第1半导体芯片3。例如，信号配线20存在从信号配线焊盘22a出来后连接于第1半导体芯片3的情况、从信号配线焊盘22a出来后连接于第3半导体芯片6的情况、及将第1半导体芯片3与第3半导体芯片6连接的情况。

如上所述，高速配线焊盘20a成为占据较大面积的导体部。因此，如果高速配线焊盘20a的部分与接地配线26重叠，那么它们之间的电容耦合变大。因此，如图2所示，在本实施方式中，在上层的第2配线层23的第2层信号配线22与高速配线焊盘20a不重叠的部分，不配置(去除)在它们之间用作噪音屏蔽配线的接地配线26。

另外，如图3所示，在上层的第2配线层23的第2层信号配线22与高速配线焊盘20a重叠的部分，以与第2层信号配线22重叠的方式配置有在它们之间用作噪音屏蔽配线的接地配线26。

图4是将图6的由单点链线III包围的部分放大并透视地表示的示意图。表示了设置着第2配线层23的第2层信号配线22与接地配线26的部分。高速配线焊盘20a的外形由虚线表示。如上所述，在第1配线层21的高速配线焊盘20a与第2配线层23的第2层信号配线22之间，将用作噪音屏蔽配线的接地配线26以介置在第1配线层21的高速配线焊盘20a与第2配线层23的第2层信号配线22之间的方式配设。而且，如图4所示，在与高速配线焊盘20a重叠的部分，对应于高速配线焊盘20a的形状而形成着未设置接地配线26的区域。另一方面，以横穿高速配线焊盘20a之上的方式，在形成着第2层信号配线22的部分，换句话说在高速配线焊盘20a与第2层信号配线22重叠的部分，与第2层信号配线22重叠地设置着接地配线26。

接地配线26以与经过高速配线焊盘20a的第2层信号配线22的配线图案相同的配线图案形成。为了容易理解，在图4中，第2层信号配线22的线宽描绘得比接地配线26的线宽细，但基本上，优选与第2层信号配线22的线宽大致相同。然而，接地配线26的线宽未必与第2层信号配线22的线宽大致相同，例如，在将第2层信号配线22的线宽设为10时，也可以将接地配线26的线宽设为增加5～15的线宽。此外，第2层信号配线22等的线宽例如为30μm至35μm左右。

通过扩大接地配线26的线宽，高速配线焊盘20a与第2层信号配线22之间的噪音降低效果变高，但高速配线焊盘20a与接地配线26的电容耦合变多。另一方面，通过缩窄接地配线26的线宽，能够降低高速配线焊盘20a与接地配线26的电容耦合，但高速配线焊盘20a与第2层信号配线22之间的噪音降低效果变低。

因此，如上所述，当将第2层信号配线22的线宽设为10时，接地配线26的线宽设为5～15之间的线宽。由此，能够减轻高速配线焊盘20a与第2层信号配线22之间的噪音影响，且抑制高速配线焊盘20a与接地配线26的电容耦合而抑制电特性的恶化。

配线衬底2由绝缘层与形成在该绝缘层的导体层构成。绝缘层能够由至少包含树脂、陶瓷、玻璃、聚酰亚胺、硅的任一种的绝缘材料形成。另外，导体层能够由铜、铝、钨、金、银的任一种或包含这些金属的合金形成。

如上所述，在本实施方式的配线衬底2及半导体封装1中，能够减轻配线层间的噪音影响，且抑制电容耦合。

实际上，制成使用实施例的配线衬底2的半导体封装1，实施例的配线衬底2是在与高速配线焊盘20a重叠的部分，对应于高速配线焊盘20a的形状而形成未设置接地配线26的区域，在高速配线焊盘20a与第2层信号配线22重叠的部分，以与第2层信号配线22重叠的方式设置着与第2层信号配线22相同线宽的接地配线26。另一方面，制成使用比较例的配线衬底2的半导体封装1，比较例的配线衬底2是在与高速配线焊盘20a重叠的部分仍一样地(立体地)设置着接地配线26。然后，对它们的电性能进行比较。

在所述电性能的比较中，关于回损(Return Loss)，关于差模(Differentialmode)及共模(Common mode)的参考时脉(REFCLK)，在频率50MHz－2.5GHz、2.5GHz－8GHz下进行测定并比较。

结果，在差模的参考时脉中，与比较例相比，实施例获得良好的结果，例如，50MHz－2.5GHz下为-0.58dB，2.5GHz－8GHz下为-0.48dB。另外，在共模的参考时脉中，与比较例相比，实施例获得良好的结果，例如，50MHz－2.5GHz下为-0.39dB，2.5GHz－8GHz下为-0.28dB。

其它实施方式。

(a)在所述实施方式中，将接地配线26用作屏蔽，但也可以将电源配线25用作屏蔽。或者，也可以将电源配线25与接地配线26的两者用于屏蔽。

(b)在所述实施方式中，接地配线26处于电源配线25之上，但也可以为电源配线25处于上侧，接地配线26处于下侧。

(c)在所述实施方式中，接地配线26或电源配线25屏蔽的是高速配线焊盘20a，但也可以屏蔽信号配线焊盘22a。

(d)在所述实施方式中，如图2、图3所示，接地配线26处于电源配线25之上，疑似成为两层，但也可以将电源配线25与接地配线26设置在同一层。

以上，已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围中。