阅读说明：本技术 半导体封装结构和其制造方法 (Semiconductor package structure and manufacturing method thereof ) 是由 叶昶麟 高仁杰 陈胜育 陈昱锠 陈昱敞 于 2020-02-26 设计创作，主要内容包括：本发明涉及一种半导体封装结构以及用于制造半导体封装结构的方法。所述半导体封装结构包含：衬底,其具有第一表面和与所述第一表面相对的第二表面；第一包封物,其安置于所述衬底的所述第一表面上,且界定具有侧壁的腔,其中容纳空间由所述第一包封物的所述腔的所述侧壁和所述衬底界定,且所述容纳空间具有体积容量；以及连接元件,其邻近于所述衬底的所述第一表面且在所述腔中,其中所述连接元件的体积大体上等于所述容纳空间的所述体积容量。(The present invention relates to a semiconductor package and a method for manufacturing the same. The semiconductor package structure includes: a substrate having a first surface and a second surface opposite the first surface; a first encapsulant disposed on the first surface of the substrate and defining a cavity having sidewalls, wherein a receiving space is defined by the sidewalls of the cavity of the first encapsulant and the substrate, and the receiving space has a volumetric capacity; and a connecting element adjacent to the first surface of the substrate and in the cavity, wherein a volume of the connecting element is substantially equal to the volumetric capacity of the receiving space.)

半导体封装结构和其制造方法

技术领域

本发明涉及一种半导体封装结构以及一种制造方法，且涉及一种包含包封物以及延伸超出所述包封物的至少一个连接元件的半导体封装结构及其制造方法。

背景技术

一般来说，半导体封装可包含：衬底，其具有安置在所述衬底上方的半导体裸片；***件(interposer)；互连件(interconnects)，其用以形成所述衬底与所述***件之间的电连接；以及模制化合物(molding compound)，其形成于所述衬底与所述***件之间，以包封所述半导体裸片和所述互连件。然而，与一些半导体封装指定的厚度(例如小于约0.5毫米(mm))相比，此类半导体封装的厚度较大(例如大于约1.0毫米(mm))。另外，通过***件表面上的垫来将半导体封装接合到主板(例如印刷电路板)可为困难的，因此，此类半导体封装的制造工艺的质量和良率可能较低。

发明内容

在一些实施例中，一种半导体封装结构包含：衬底，其具有第一表面以及与所述第一表面相对的第二表面；第一包封物，其安置于所述衬底的所述第一表面上，且界定具有侧壁的腔，其中容纳空间由所述第一包封物和所述衬底的腔的侧壁界定，且所述容纳空间具有体积容量；以及连接元件，其邻近于所述衬底的第一表面，且在所述腔中，其中所述连接元件的体积大体上等于所述容纳空间的体积容量。

在一些实施例中，一种用于制造半导体封装结构的方法包含：(a)提供衬底和第一半导体裸片，其中所述衬底具有第一表面和第二表面，且所述第一半导体裸片电连接到所述衬底的所述第一表面；(b)形成邻近于所述衬底的所述第一表面的至少一个焊料凸块；(c)形成第一包封物以包封所述第一半导体裸片和所述焊料凸块；(d)薄化所述第一包封物和所述焊料凸块，以截短所述焊料凸块，且形成所述第一包封物的外表面，其中所述截短的焊料凸块安置于由所述第一包封物界定的腔中，且所述腔的侧壁从所述第一包封物的所述外表面延伸到所述衬底的所述第一表面；以及(e)回焊所述截短的焊料凸块以形成连接元件，其中所述连接元件的***表面与所述腔的侧壁之间界定一间隙，且所述连接元件延伸超出所述第一包封物的所述外表面。

附图说明

当结合附图阅读时，从以下

具体实施方式

易于理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。

图1说明根据本发明的一些实施例的半导体封装结构的剖面图。

图2说明图1所示的半导体封装结构的区域‘A’的放大视图。

图3说明根据本公开的一些实施例的半导体封装结构的区域的放大视图。

图4说明根据本公开的一些实施例的半导体封装结构的剖面图。

图5说明图4中所示的半导体封装结构的区域‘B’的放大视图。

图6说明根据本公开的一些实施例的半导体封装结构的剖面图。

图7说明根据本公开的一些实施例的半导体封装结构的剖面图。

图8说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图9说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图10说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图11说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图12说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图13说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图14说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图15说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

图16说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。

具体实施方式

贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据结合附图作出的详细描述将容易地理解本公开的实施例。

以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本发明的某些方面。当然，这些只是实例且无意为限制性的。举例来说，在以下描述中，对第一特征在第二特征上方或第二特征上的形成的提及可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置以使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

下文详细论述本公开的实施例。但应了解，本公开提供可在多种具体上下文中实施的许多适用概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。

为了增加封装密度，例如双侧组合件(dual-side assembly)可用于半导体封装技术。一般来说，连接到外部板(例如印刷电路板(printed circuit board,PCB))的封装的输入/输出(input/output,I/O)端子可包含从所述封装的模制化合物暴露的外部连接件。半导体封装装置的比较性实施例可包含衬底、顶部半导体裸片、底部半导体裸片、顶部封装主体(package body)、底部封装主体和至少一个第一焊料凸块。所述顶部半导体裸片电连接到所述衬底的顶部表面。所述顶部封装主体覆盖所述顶部半导体裸片。所述底部半导体裸片和所述第一焊料凸块电连接到所述衬底的底部表面。所述底部封装主体覆盖所述底部半导体裸片和所述第一焊料凸块。激光烧蚀(laser ablation)可用于在所述底部封装主体上形成孔，以暴露所述第一焊料凸块的一部分。将第二焊料凸块或补充焊膏(complementsolder paste)添加到暴露的第一焊料凸块，且将那些组件融合在一起，以形成延伸超出所述底部封装主体的外部连接件。此类半导体封装装置的制造成本可相对较高。另外，此类半导体封装装置的厚度比一些半导体封装指定的厚度(例如小于约0.75mm或约0.5mm)大(例如大于约1.0mm)。另外，由于第一焊料凸块的最大直径可相对较小，例如约200微米(μm)或以下或约230μm或以下，因此外部连接件的最大直径相对较小。如本文中所使用，术语“最大直径”可指组件(其可但无需为大体上球体形或大体上球形)的任何两个边缘或外部部分之间的最大距离。因此，在此类半导体封装装置连接到外部板(例如PCB板)之后，外部连接件的应力相对较高，且下落测试性能(drop test performance)不良。因此，半导体封装装置与外部板之间的接合的良率降低。

本公开的至少一些实施例实现一种可省略补充焊膏或焊料凸块的半导体封装结构。本公开的至少一些实施例进一步提供用于制造半导体封装结构的技术。

图1说明根据本公开的一些实施例的半导体封装结构4的剖面图。半导体封装结构4包含衬底1、第一半导体裸片24、第二半导体裸片25、第一包封物(encapsulant)28、第二包封物29和至少一个连接元件(connecting element)30。

衬底1是封装衬底，且具有第一表面11和与第一表面11相对的第二表面12。衬底1包含衬底主体10、第一电路层13、第一绝缘层18、第二电路层19和第二绝缘层22。衬底主体10具有第一表面101和与第一表面101相对的第二表面102。第一电路层13邻近于衬底主体10的第一表面101或安置于所述第一表面101上，且包含一或多个导电迹线14、一或多个第一外垫15(例如凸块垫)以及一或多个第一内垫16(例如凸块垫)。如图1中所示，第一电路层13可为衬底1的底部或最底部电路层。导电迹线14可安置于第一外垫15之间。举例来说，如图1中所说明，一个导电迹线14布置于两个邻近的第一外垫15之间。在一些实施例中，两个或更多个导电迹线14或无导电迹线14可布置在两个邻近的第一外垫15之间。第一绝缘层18(其可包含(例如)焊接掩模(solder mask))覆盖衬底主体10的第一表面101以及第一电路层13的一或多个部分。第一绝缘层18界定至少一个第一外通孔181，以暴露第一外垫15中的一者以及至少一个第一内通孔182，以暴露第一内垫16中的一者。

第一半导体裸片24电连接到衬底1的第一表面11。在一些实施例中，第一半导体裸片24邻近于衬底主体10的第一表面101，且电连接到衬底主体10的第一表面101上的第一电路层13的第一内垫16。在一些实施例中，第一半导体裸片24通过倒装芯片接合(flip chipbonding)电连接到第一电路层13，且第一半导体裸片24通过多个第一导电凸块26连接到第一内垫16。在一些实施例中，第一半导体裸片24可通过线接合(wire bonding)电连接到第一电路层13。

第一包封物28邻近于衬底1的第一表面11或安置于所述第一表面11上，覆盖第一绝缘层18，且包封第一半导体裸片24。第一包封物28的材料可包含模制化合物。第一包封物28具有外表面281(例如底部表面或最外表面)，且在第一半导体裸片24的***周围界定腔283。第一包封物28的腔283和衬底1共同界定具有体积容量的容纳空间34。在一些实施例中，第一包封物28的腔283对应于第一外通孔181，以暴露第一电路层13的一部分(例如第一外垫15)。因此，容纳空间34进一步包含由第一外通孔181界定的空间。容纳空间34的体积容量可为第一包封物28的腔283的体积容量与第一绝缘层18的第一外通孔181的体积容量的总和。

连接元件30邻近于衬底1的第一表面11，且安置于腔283中。在图1的实施例，半导体封装结构4包含多个连接元件30，其安置在位于第一半导体裸片24周围的第一外垫15中的对应者之上。在图1的实施例中，通过回焊截短焊料凸块(truncated solder bump)(例如并非通过熔合两个堆叠焊料凸块，或熔合焊料凸块与补充焊膏)，来形成连接元件30。因此，归因于内聚力(cohesion forces)，连接元件30的***表面可为弯曲表面。在一些实施例中，连接元件30的一部分为大体上球体形的，且连接元件30的***表面具有一个曲率中心。在一些实施例中，连接元件30的形状可以是一物体(object)的一部分，此物体具有约0.9或更大，例如约0.93或更大，或约0.95或更大，或约0.98或更大的球度(sphericity)(定义为一球体(sphere)的表面积(与所述物体具有相同体积)与所述物体的表面积的比)，且可不包含任何颈部(例如具有大体上直边的部分，例如圆筒形部分)。连接元件30可包含第一部分301和第二部分302(见图2)。连接元件30的第一部分301在第一包封物28内(例如并不从包封物28突出)，且连接元件30的第二部分302从第一包封物28的外表面281突出，超出腔283。第二部分302还可被称作连接元件30的端部部分。连接元件30邻近于衬底主体10的第一表面101，且可不被第一包封物28包封或覆盖。在图1的实施例中，连接元件30的体积大体上等于容纳空间34的体积容量(volume capacity)。另外，连接元件30的第二部分302是半导体封装结构4中的自由端(不接合或连接到另一装置或组件)。在进一步制造或组装过程中，自由端可接合或连接到另一装置或组件。

间隙33界定于连接元件30的第一部分301的***表面与腔283的一部分的侧壁之间。腔283的最大橫向宽度W₁(例如表面281上的开口2831的最大宽度W₁)大于连接元件30的最大橫向宽度，因此，连接元件30的第一部分301的***与腔283的所述部分的侧壁之间存在一空间(间隙33)，且连接元件30并不完全填充腔283。另外，连接元件30的第二部分302延伸超出第一包封物28的外表面281/从外表面21突出，其中第一包封物28的外表面281是包含第一包封物28的半导体封装结构4的一侧上的第一包封物28的底部表面，且与衬底1的第一表面11大体上平行。

第二电路层23邻近于衬底主体10的第二表面102或安置于所述第二表面102上，且包含一或多个第二外垫19和一或多个第二内垫20。如图1所示，第二电路层23可为衬底1的顶部或最顶部电路层。第二绝缘层22(例如焊接掩模)覆盖衬底主体10的第二表面102以及第二电路层23的若干部分。第二绝缘层22界定多个第二通孔，以暴露第二电路层23的一部分(例如第二外垫19和第二内垫20)。

第二半导体裸片25电连接到衬底1的第二表面12。在一些实施例中，第二半导体裸片25邻近于衬底主体10的第二表面102，且电连接到衬底主体10的第二表面102上的第二电路层23的第二内垫20。在一些实施例中，第二半导体裸片25通过倒装芯片接合电连接到第二电路层23，且第二半导体裸片25通过多个导电凸块连接到第二内垫20。在一些实施例中，第二半导体裸片25可通过线接合电连接到第二电路层23。在一些实施例中，半导体封装结构4可进一步包含至少一个无源组件27，其邻近于衬底主体10的第二表面102，且电连接到第二电路层23的第二外垫19。

第二包封物29邻近于衬底1的第二表面12或安置于所述第二表面12上，覆盖第二绝缘层22，且包封第二半导体裸片25和无源组件27。第二包封物29的材料可包含模制化合物。

图2说明图1所示的半导体封装结构4的区域‘A’的放大视图。间隙33延伸到衬底1的第一表面11，且在一些实施例中，从剖面图来看，连接元件30并不接触第一包封物28。或者，或共同地，从剖面图来看，第一包封物28的尖端点(例如仅尖端点)接触连接元件30，且连接元件30并不接触腔283的侧壁。第一包封物28的所述尖端点可为包封物28的邻近于或接触第一绝缘层18的部分。如图2所示，腔283的侧壁从第一包封物28的外表面281延伸到衬底1的第一表面11。腔283的侧壁从第一包封物28的底部拐角282延伸到第一包封物28的顶部拐角288。第一包封物28的顶部拐角288可接触第一绝缘层18。举例来说，第一包封物28的顶部拐角288可位于第一绝缘层18的底部拐角处。因此，腔283延伸穿过第一包封物28，且暴露衬底1的一部分(例如第一外通孔181和第一外垫15)。腔283的侧壁(例如腔283的整个侧壁)是连续表面。腔283的侧壁(例如腔283的整个侧壁)的曲率可为连续的。腔283的侧壁上可不存在顶点(apex)或峰(peak)的拐点(turning point)。举例来说，腔283的侧壁的一部分可界定大体上球体形状的一部分。或者，或共同地，从剖面图来看，腔283的侧壁的形状可以是一物体的一部分，此物体具有约0.9或更大，例如约0.93或更大，或约0.95或更大，或约0.98或更大的球度，且腔283的侧壁的形状可为圆的一部分。腔283的侧壁可具有一个曲率中心。

另外，第一包封物28包含邻近于腔283的侧壁的多个第一填充物284，以及邻近于第一包封物28的外表面281的多个第二填充物285。由于腔283可形成于截短的焊料凸块周围(例如并非通过激光钻孔)，因此腔283的侧壁附近或最近的第一填充物284可完全或大体上无破损且未切割的(intact and uncut)。第一填充物284维持其原始的大体上球体形状，且不具有机械加工标记。另外，腔283的侧壁(例如腔283的整个侧壁)的表面粗糙度大体上一致。另外，第一包封物28的外表面281可通过机械加工(例如研磨)来形成，因此，第二填充物285中的一些是截短的，且在第一包封物28的外表面281上暴露。截短的第二填充物285中的每一者具有大体上平坦的表面2851，且截短的第二填充物285的表面2851可与第一包封物28的外表面281大体上共面。另外，腔283的侧壁的表面粗糙度小于第一包封物28的外表面281的表面粗糙度(例如约0.9或以下的倍率，或约0.8或以下的倍率，或约0.7或以下的倍率)。

在图2中示出的定向中，沿衬底1的垂直方向测量从第一外垫15的底部表面到第一包封物28的外表面281的高度H₁。第一包封物28的腔283在第一包封物28的外表面281上界定开口2831。开口2831具有最大宽度W₁。另外，第一外通孔181具有最大宽度W₂，且第一外垫15具有最大宽度W₃。腔283的开口2831的最大宽度W₁与第一外通孔181的最大宽度W₂的比等于或大于约1.08，例如大于约1.10，约1.16，约1.18，约1.19，约1.21，约1.26，约1.28，约1.29，或约1.30。腔283的开口2831的最大宽度W₁可大于第一外垫15的最大宽度W₃(例如约1.10或更多，约1.16或更多，约1.18或更多，约1.19或更多，约1.21或更多，约1.26或更多，约1.28或更多，约1.29或更多，或约1.30或更多的倍率)。在通过模拟分析的一个实施例中，连接元件30由焊料组件40(见图8)形成，所述焊料组件40具有290μm的最大直径，第一外通孔181的最大宽度W₂为230μm，两个第一外垫15之间的间距(pitch)为0.4mm，且如下示出各种模拟结果。

对于H₁＝13μm，那么，W₁＝249.0μm，因此W₁与W₂的比为1.08。

对于H₁＝40μm，那么，W₁＝277.8μm，因此，W₁与W₂的比为1.21。

对于H₁＝60μm，那么，W₁＝290.7μm，因此W₁与W₂的比为1.26。

对于H₁＝80μm，那么，W₁＝297.5μm，因此W₁与W₂的比为1.29。

对于H₁＝100μm，那么，W₁＝298.9μm，因此W₁与W₂的比为1.30。

对于H₁＝120μm，那么，W₁＝295.1μm，因此W₁与W₂的比为1.28。

对于H₁＝180μm，那么，W₁＝247.4μm，因此W₁与W₂的比为1.08。

在通过模拟分析的一个实施例中，连接元件30由焊料组件40(图8)形成，所述焊料组件40具有290μm的最大直径，第一外通孔181的最大宽度W₂为250μm，两个第一外垫15之间的间距为0.4mm，且如下示出各种模拟结果。

对于H₁＝15μm，那么，W₁＝267.8μm，因此W₁与W₂的比为1.07。

对于H₁＝40μm，那么，W₁＝289.3μm，因此，W₁与W₂的比为1.16。

对于H₁＝60μm，那么，W₁＝298.5μm，因此W₁与W₂的比为1.19。

对于H₁＝80μm，那么，W₁＝302.8μm，因此W₁与W₂的比为1.21。

对于H₁＝100μm，那么，W₁＝301.4μm，因此W₁与W₂的比为1.21。

对于H₁＝120μm，那么，W₁＝295.0μm，因此W₁与W₂的比为1.18。

对于H₁＝155μm，那么，W₁＝269.6μm，因此W₁与W₂的比为1.08。

以上模拟结果示出因为W₁与W₂的比等于或大于1.08，那么当W₁与W₂的比等于1.08时，W₁的值最小。在图1和图2所示的实施例中，腔283的开口2831的最大宽度W₁与第一外通孔181的最大宽度W₂的比率等于或大于约1.08(例如大于约1.10，约1.16，约1.18，约1.19，约1.21，约1.26，约1.28，约1.29，或约1.30)，因此，腔283的开口2831的最大宽度W₁相对较大。如图6中所示，当连接元件30接合到装置36(例如主板或半导体封装)以充当接合结构31时，接合结构31的应力相对较小，因为接合结构31的横向面积(例如腔283的开口2831的面积)相对较大。因此，半导体封装结构5(图6)的下落测试性能相对较好，且相对于某些相当封装结构得以改进。另外，如图2所示，在第一包封物28的底部拐角282处，第一包封物28的外表面281与腔283的侧壁之间的倾角大于约90度，因此，可避免应力集中效应，这增加了接合的可靠性。

图3说明根据本公开的一些实施例的半导体封装结构的区域的放大视图。图3的实施例类似于图2中所说明的实施例，不同之处在于连接元件30'的结构。如图3中所示，第一包封物28包含第一部分286和第二部分287。第一部分286与连接元件30'接触，且具有厚度T₁。第二部分287远离连接元件30'，且具有厚度T₂。第一部分286的厚度T₁可小于第二部分286的厚度T₂的约五分之一。第一部分286的厚度T₁可小于第二部分286的厚度T₂的约十分之一。连接元件30'可接触腔283的侧壁的一部分。

图4说明根据本公开的一些实施例的半导体封装结构4a的剖面图。图5说明图4中所示的半导体封装结构4a的区域‘B’的放大视图。图4的半导体封装结构4a类似于图1所示半导体封装结构4，不同之处在于第一包封物28a和连接元件30a的结构。图4的第一包封物28a的厚度大于图1的第一包封物28的厚度(例如大约1.1或更多的倍率，大约1.2或更多的倍率，或大约1.3或更多的倍率)。因此，图5的高度H₂大于图2的高度H₁。另外，图4和图5的腔283a的侧壁的曲率可不同于图1和图2的腔283的侧壁的曲率。举例来说，图1和图2的腔283的侧壁可距连接元件30一段距离，此距离从腔283的侧壁的顶部部分到腔283的侧壁的底部部分(例如单调地)增加。图4和图5的腔283a的侧壁可距连接元件30a一段距离，此距离从腔283a的侧壁的顶部部分到腔283a的侧壁的中间部分(其无需为或包含腔283a的侧壁的确切中心)(例如单调地)增加，且从腔283a的侧壁的中间部分到腔283a的侧壁的底部部分(例如单调地)减小。

图4和图5的腔283a的开口2831a的最大宽度W₄可小于图1和图2的腔283的开口2831的最大宽度W₁(例如约0.9或以下的倍率，或约0.8或以下的倍率，或约0.7或以下的倍率)。腔283a的开口2831a的最大宽度W₄可等于或小于第一外通孔181的最大宽度W₂(例如约0.9或以下的倍率，或约0.8或以下的倍率，或约0.7或以下的倍率)。腔283a的开口2831a的最大宽度W₄可等于或小于第一外垫15的最大宽度W₃(例如约0.9或以下的倍率，或约0.8或以下的倍率，或约0.7或以下的倍率)。另外，图4和图5的连接元件30a的体积大于图1和图2的连接元件30的体积(例如约1.1或更多的倍率，约1.2或更多的倍率，或约1.3或更多的倍率)。

图6说明根据本公开的一些实施例的半导体封装结构5的剖面图。图6的半导体封装结构5类似于图1和图2所示的半导体封装结构4，不同之处在于半导体封装结构5进一步包含装置36，其可包含或可为主板或半导体封装。装置36与衬底1隔开，且包含邻近于其表面的至少一个电触点(electrical contact)361(例如接合垫)。如图6中所示，半导体封装结构4的连接元件30接合到装置36。在一个实施例中，连接元件30与电触点361上的补充材料(例如预焊料或膏体)融合，以变为接合结构31。接合结构31大体上填充腔283，且接触电触点361。如上所陈述，接合结构31的应力相对较小，因为接合结构31的横向面积(例如腔283的开口2831的面积)相对较大。因此，半导体封装结构5(图6)的下落测试性能相对良好。另外，接合结构31可不具有顶点或峰的拐点，因此，可避免应力集中效应，这增加了接合的可靠性。

图7说明根据本公开的一些实施例的半导体封装结构5a的剖面图。图7的半导体封装结构5a类似于如图6中所示的半导体封装结构5，不同之处在于半导体封装结构4a代替图6的半导体封装结构4。图7中的半导体封装结构4a与图4的半导体封装结构4a相同或类似。如图7中所示，接合结构31a为葫芦形状，或具有圆沙漏形状。

图8到14说明根据本公开的一些实施例的用于制造半导体封装结构的方法。在一些实施例中，所述方法是用于制造图1和图2所示的半导体封装结构1。参看图8，提供衬底1、第一半导体裸片24、第二半导体裸片25和至少一个无源组件27。衬底1是封装衬底，且具有第一表面11和与第一表面11相对的第二表面12。衬底1包含衬底主体10、第一电路层13、第一绝缘层18、第二电路层19和第二绝缘层22。衬底主体10具有第一表面101和与第一表面101相对的第二表面102。第一电路层13邻近于衬底主体10的第一表面101或安置于所述第一表面101上，且包含一或多个导电迹线14、一或多个第一外垫15(例如凸块垫)以及一或多个第一内垫16(例如凸块垫)。如图8中所示，第一电路层13可为衬底1的底部或最底部电路层。导电迹线14可安置于第一外垫15之间。举例来说，如图8中所说明，一个导电迹线14布线在两个邻近的第一外垫15之间。在一些实施例中，两个或更多个导电迹线14或无导电迹线14可布线在两个邻近的第一外垫15之间。第一绝缘层18(例如包含焊接掩模)覆盖衬底主体10的第一表面101以及第一电路层13的若干部分。第一绝缘层18界定：至少一个第一外通孔181，以暴露第一外垫15中的相应一者；以及至少一个第一内通孔182，以暴露第一内垫16中的相应一者。

第一半导体裸片24电连接到衬底1的第一表面11。在一些实施例中，第一半导体裸片24邻近于衬底主体10的第一表面101，且电连接到衬底主体10的第一表面101上的第一电路层13的第一内垫16。在一些实施例中，第一半导体裸片24通过倒装芯片接合电连接到第一电路层13，且第一半导体裸片24通过多个第一导电凸块26连接到第一内垫16。在一些实施例中，第一半导体裸片24可通过线接合电连接到第一电路层13。

第二电路层23邻近于衬底主体10的第二表面102或安置于所述第二表面102上，且包含一或多个第二外垫19和一或多个第二内垫20。如图8所示，第二电路层23可为衬底1的顶部或最顶部电路层。第二绝缘层22(例如包含焊接掩模)覆盖衬底主体10的第二表面102以及第二电路层23的若干部分。第二绝缘层22界定多个第二通孔，以暴露第二电路层23的一部分(例如第二外垫19和第二内垫20)。

第二半导体裸片25电连接到衬底1的第二表面12。在一些实施例中，第二半导体裸片25邻近于衬底主体10的第二表面102，且电连接到衬底主体10的第二表面102上的第二电路层23的第二内垫20。在一些实施例中，第二半导体裸片25通过倒装芯片接合电连接到第二电路层23，且第二半导体裸片25通过多个导电凸块连接到第二内垫20。在一些实施例中，第二半导体裸片25可通过线接合电连接到第二电路层23。无源组件27邻近于衬底主体10的第二表面102，且电连接到第二电路层23的第二外垫19。

提供一或多个焊料组件40。焊料组件40中的每一者具有等于或大于约280μm的最大直径，例如约290μm，约300μm或约320μm。焊料组件40的最大直径可等于或大于第一外垫15的最大宽度W₃和/或第一外通孔181(见图10)的最大宽度W₂，例如大约1.1或更多、约1.2或更多，或约1.3或更多的倍率。焊料组件40包含锡(Sn)焊料、基于铅-锡(PbSn)的焊料或基于锡-银(SnAg)的焊料。

参看图9，焊料组件40安置在第一外垫15中的对应者之上，以形成邻近于衬底1的第一表面11的至少一个焊料凸块42。因此，焊料凸块42安置于衬底1的第一电路层13的第一外垫15上。

图10说明图9中所示的区域“C”的放大视图。在图10中所示的定向上，沿衬底1的垂直方向，从第一外垫15的底部表面到焊料凸块42的底部端测量第一高度h₁。因此，焊料凸块42具有第一高度h₁。如图10所示，从点E到点F的距离是焊料凸块42的最大宽度W₅。焊料凸块42在包含点E和点F的平面上具有最大横向面积，且所述平面与衬底1的第一表面11平行。焊料凸块42的最大宽度W₅大于第一外通孔181的最大宽度W₂(例如大约1.1或更多，约1.2或更多，或约1.3或更多的倍率)，且焊料凸块42的最大宽度W₅大于第一外垫15的最大宽度W₃(例如大约1.1或更多，约1.2或更多，或约1.3或更多的倍率)。

参看图11，可形成(例如可同时形成)第一包封物28和第二包封物29。第二包封物29邻近于衬底1的第二表面12或安置于所述第二表面12上，覆盖第二绝缘层22，且包封第二半导体裸片25和无源组件27。第二包封物29的材料可包含模制化合物。另外，第一包封物28邻近于衬底1的第一表面11或安置于所述第一表面11上，覆盖第一绝缘层18，且包封第一半导体裸片24和焊料凸块42。第一包封物28的材料可包含模制化合物。第一包封物28具有外表面281(例如底部表面)。在一些实施例中，在图8的阶段，第二包封物29可邻近于衬底1的第二表面12或安置于所述第二表面12上，以覆盖第二绝缘层22，且包封第二半导体裸片25和无源组件27。

参看图12，通过例如研磨来去除(例如同时)第一包封物28和焊料凸块42的一部分。因此，(例如同时)使第一包封物28和焊料凸块42变薄，使得第一包封物28具有外表面281，将焊料凸块42截短，以变为具有大体上平坦的表面431的截短焊料凸块43。截短焊料凸块43的表面431可与第一包封物28的外表面281大体上共面。截短焊料凸块43安置于由第一包封物28界定的腔283中。在一个实施例中，腔283的形状和大小由截短焊料凸块43和/或第一包封物28确定。

图13说明图12中所示的区域“D”的放大视图。第一包封物28的腔283和衬底1共同界定具有体积容量的容纳空间34。在一些实施例中，第一包封物28的腔283对应于第一外通孔181，以暴露第一电路层13的一部分(例如第一外垫15)。因此，容纳空间34包含由第一外通孔181界定的空间。容纳空间34的体积容量可大约为第一包封物28的腔283的体积容量与第一绝缘层18的第一外通孔181的体积容量的总和。

如图13中所示，腔283的侧壁从第一包封物28的外表面281延伸到衬底1的第一表面11。腔283的侧壁从第一包封物28的底部拐角282延伸到第一包封物28的顶部拐角288。第一包封物28的顶部拐角288可接触第一绝缘层18。举例来说，第一包封物28的顶部拐角288可安置于第一绝缘层18的底部拐角处。因此，腔283延伸穿过第一包封物28，且暴露衬底1的一部分(例如第一外通孔181和第一外垫15)。腔283的侧壁(例如腔283的整个侧壁)是连续表面。腔283的侧壁(例如腔283的整个侧壁)的曲率是连续的。在腔283的侧壁(例如，腔283的整个侧壁)上不存在顶点或峰的拐点。举例来说，腔283的侧壁的一部分可为大体上球体形的。从剖面图来看，腔283的侧壁可具有大体上球体形状的一部分的形状，且腔283的侧壁可为圆的一部分。腔283的侧壁可仅具有一个曲率中心。

另外，第一包封物28包含邻近于腔283的侧壁的多个第一填充物284，以及邻近于第一包封物28的外表面281的多个第二填充物285。由于腔283可形成于截短焊料凸块43周围(例如并非通过激光钻孔)，因此腔283的侧壁附近或最近的第一填充物284可完全或大体上无破损且未切割的。第一填充物284维持其大体上球体形状(或椭球形形状)的原始光滑表面，且不具有机械加工标记。另外，腔283的侧壁(例如腔283的整个侧壁)的表面粗糙度大体上一致。另外，可通过例如研磨、切割或激光钻孔等机械加工来形成第一包封物28的外表面281，因此，第二填充物285中的一些是截短的，且在第一包封物28的外表面281上暴露。截短的第二填充物285中的每一者具有大体上平坦的表面2851，且截短的第二填充物285的表面2851可与第一包封物28的外表面281大体上共面。另外，腔283的侧壁的表面粗糙度小于第一包封物28的外表面281的表面粗糙度(例如小约0.9或以下的倍率，或小约0.8或以下的倍率，或小约0.7或以下的倍率)。

第一包封物28的腔283在第一包封物28的外表面281上界定开口2831。开口2831具有等于截短的焊料凸块43的表面431的最大宽度的最大宽度W₁。另外，第一外通孔181具有最大宽度W₂，且第一外垫15具有最大宽度W₃。腔283的开口2831的最大宽度W₁与第一外通孔181的最大宽度W₂的比等于或大于约1.08，例如大于约1.10，约1.16，约1.18，约1.19，约1.21，约1.26，约1.28，约1.29，或约1.30。腔283的开口2831的最大宽度W₁可大于第一外垫15的最大宽度W₃(例如大约1.1或更大的倍率，大约1.2或更大的倍率，或大约1.3或更大的倍率)。

在图13中所示的定向上，沿衬底1的垂直方向，从第一外垫15的底部表面到第一包封物28的外表面281测量第二高度h₂。因此，截短的焊料凸块43具有第二高度h₂。截短焊料凸块43的第二高度h₂大体上等于图2的高度H₁。截短焊料凸块43的第二高度h₂比图9和图10的焊料凸块42的第一高度h₁小约0.4或以下，约0.33或以下，或约0.3或以下的倍率。举例来说，多于图9和图10的焊料凸块42的一半被去除。第一包封物28的去除的部分超过图10的包含点E和点F的平面。图10的包含点E和点F的平面被去除。因此，腔283的开口2831的最大宽度W₁对应地小于图10的焊料凸块42的最大宽度W₅。

参看图14，通过例如用具有开口的模板进行印刷，将至少一个焊剂(flux)44施加到对应的截短焊料凸块43。应注意，焊剂44不是补充材料(例如焊料凸块、预焊料或膏体)。焊剂44的材料不同于截短焊料凸块43的材料。接着，进行加热过程以回焊截短焊料凸块43，以形成连接元件30，以便获得图1的半导体封装结构4。应注意，焊剂44可用于增加熔化的截短焊料凸块43的内聚力，且可在回焊工艺期间气化掉(例如大体上完全气化掉)。因此，焊剂44可不增加连接元件30的体积。如图1所示，连接元件30邻近于衬底1的第一表面11，且安置于腔283中。在图1的实施例，半导体封装结构4包含多个连接元件30，其安置在位于第一半导体裸片24周围的第一外垫15中的对应者之上。通过回焊截短焊料凸块43(例如并非通过熔合两个堆叠焊接凸点或通过将焊料凸块与补充焊膏熔合)来形成连接元件30。因此，归因于内聚力，连接元件30的***表面可为弯曲表面。在一些实施例中，连接元件30的一部分大体上为球体形状，且连接元件30的***表面仅具有一个曲率中心。在一些实施例中，连接元件30可具有大体上球体形状的一部分的形状，且可不包含任何颈部。连接元件30邻近于衬底主体10的第一表面101，且可不被第一包封物28包封或覆盖。在图1的实施例中，连接元件30的体积大体上等于容纳空间34的体积容量。另外，连接元件30的第二部分302是半导体封装结构4中的自由端(不接合或连接到另一装置或组件)。在进一步制造或组装过程中，自由端可接合或连接到另一装置或组件。

间隙33界定于连接元件30的第一部分301(见图2)的***表面与腔283的一部分的侧壁之间。从剖面图来看，间隙33延伸到衬底1的第一表面11，且连接元件30可不接触第一包封物28。腔283的最大橫向宽度(例如开口2831的最大宽度)大于连接元件30的最大橫向宽度(例如大约1.1或更多的倍率，大约1.2或更多的倍率，或大约1.3或更多的倍率)，因此，连接元件30的第一部分301的***表面与腔283的所述部分的侧壁之间存在空的空间(间隙33)，且连接元件30并不完全填充腔283。另外，连接元件30的第二部分302延伸超出第一包封物28的外表面281/从外表面281突出，其中第一包封物28的外表面281是包含第一包封物28的半导体封装结构4的一侧上的第一包封物28的底部表面，且与衬底1的第一表面11大体上平行。

图15说明根据本公开的实施例的用于制造半导体封装结构的方法。在一些实施例中，所述方法是用于制造图6所示的半导体封装结构5。在一些实施例中，图1和图2所示的半导体封装结构4接合到装置36(例如主板或半导体封装)。如图15中所示，连接元件30的第二部分302接合到装置36的电触点361(例如接合垫)上的预焊料46，以便获得图6中说明的半导体封装结构5。

图16说明根据本公开的一些实施例的用于制造半导体封装结构的方法。在一些实施例中，所述方法是用于制造图4和图5所示的半导体封装结构4a。所说明的工艺的初始阶段与图8到图11中所说明的阶段相同或类似。图16描绘图11中描绘的阶段之后的阶段。

参看图16，通过例如研磨来(例如同时)去除第一包封物28和焊料凸块42的一部分。因此，(例如同时)使第一包封物28和焊料凸块42变薄，使得第一包封物28a具有外表面281，将焊料凸块42截短，以变为具有大体上平坦的表面431a的截短焊料凸块43a。截短焊料凸块43a的表面431a可与第一包封物28a的外表面281大体上共面。截短焊料凸块43a安置于由第一包封物28a界定的腔283a中。在图16中所示的定向上，沿衬底1的垂直方向，从第一外垫15的底部表面到第一包封物28a的外表面281测量第三高度h₃。因此，截短的焊料凸块43a具有第三高度h₃。截短的焊料凸块43a的第三高度h₃大体上等于图5的高度H₂。截短焊料凸块43a的第三高度h₃大于图12的截短焊料凸块43的第二高度h₂。图16中所示的制造工艺的另一阶段类似于图14中说明的阶段，以便获得图4和图5中所示的半导体封装结构4a。

在一或多个实施例中，图4和图5中说明的半导体封装结构4a的连接元件30a的第二部分302接合到装置36(例如主板或半导体封装)的电触点361(例如接合垫)上的预焊料46(见图15)，以便获得图7中说明的半导体封装结构5a。

除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因这类布置而有偏差。

如本文中所使用，术语“大致”、“大体上”、“大体”以及“约”用以描述和考虑较小变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％，那么第一数值可被认为“大体上”或“约”相同于或等于第二数值。举例来说，如果特性或数量的最大数值在特性或数量的最小数值的小于或等于+10％的变化范围内，例如小于或等于+5％，小于或等于+4％，小于或等于+3％，小于或等于±2％，小于或等于+1％，小于或等于+0.5％，小于或等于+0.1％，或小于或等于+0.05％，那么所述特性或数量可被认为“大体上”一致。

如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为所述两个表面是共面的或大体上共面。如果表面的最高点与最低点之间的移位不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么可认为所述表面大体上平坦。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。

如本文所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代传递电流的能力。导电材料通常指示对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约10⁴S/m(例如至少10⁵S/m或至少10⁶S/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则在室温下测量材料的导电性。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能不一定按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但将理解，可在不脱离本发明的教示的情况下，组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。