阅读说明：本技术 一种利用测试裸片进行测试的硅连接层测试电路 (Silicon connection layer test circuit for testing by using test bare chip ) 是由 范继聪 徐彦峰 单悦尔 闫华 张艳飞 于 2020-07-01 设计创作，主要内容包括：本申请提供了一种利用测试裸片进行测试的硅连接层测试电路,涉及半导体技术领域,在测试裸片内部布设JTAG控制逻辑和边界扫描测试链以形成测试电路,测试裸片与硅连接层表面布设相同排布方式的连接点,使得测试裸片置于载体上与硅连接层表面贴合时即能实现连接点之间的对接,从而可以利用测试裸片内部的测试电路完成对硅连接层内信号通路结构的测试激励传输以及测试结果捕获,可以轻松实现对硅连接层的测试以在装配前对硅连接层进行快速筛选,保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构,以保证生产良率。(The utility model provides a silicon connecting layer test circuit who utilizes test bare chip to test relates to the semiconductor technology field, lay JTAG control logic and boundary scan test chain in test bare chip inside in order to form test circuit, test bare chip and silicon connecting layer surface lay the tie point of the same mode of arranging, can realize the butt joint between the tie point when making test bare chip arrange carrier on with silicon connecting layer surface laminating, thereby can utilize the test circuit inside the test bare chip to accomplish the test excitation transmission and the test result of signal path structure in the silicon connecting layer and catch, can easily realize the test to silicon connecting layer in order to carry out the rapid screening to silicon connecting layer before the assembly, guarantee that the later stage can adopt the normal silicon connecting layer of function and bare chip equipment to form normal many bare chip silicon and pile up interconnect structure, in order to guarantee the production yield.)

一种利用测试裸片进行测试的硅连接层测试电路

技术领域

本发明涉及半导体技术领域，尤其是一种利用测试裸片进行测试的硅连接层测试电路。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

目前也有部分专利提出了通过硅堆叠互连技术(SSI)来进行芯片互连设计的方法，在这过程中需要使用到硅连接层来实现裸片的信号互连，但实际生产中往往出现装配以后发现硅连接层功能异常导致整个FPGA受影响的情况，生产良率难以保证。

发明内容

本发明人针对上述问题及技术需求，提出了一种利用测试裸片进行测试的硅连接层测试电路，硅连接层测试电路包括测试裸片以及待测试的硅连接层；

硅连接层的表面预置有若干个连接点，包括硅连接层输入连接点和硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在硅连接层表面呈阵列结构排布；硅连接层内部布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构；

测试裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，裸片输入连接点和裸片输出连接点在测试裸片表面呈阵列结构排布，测试裸片表面的各个连接点之间的相对排布结构与硅连接层上的各个连接点之间的相对排布结构匹配；

测试裸片内部还布设有JTAG控制逻辑以及若干个边界扫描细胞结构，每个边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个边界扫描细胞结构分别与测试裸片表面的一个连接点对应，与裸片输入连接点对应的边界扫描细胞结构的数据输入端连接裸片输入连接点，与裸片输出连接点对应的边界扫描细胞结构的数据输出端连接裸片输出连接点；各个边界扫描细胞结构分别通过扫描输入端和扫描输出端与相邻的边界扫描细胞结构相连，使得各个边界扫描细胞结构依次串联形成边界扫描测试链，形成的边界扫描测试链的两端连接至JTAG控制逻辑；

测试裸片布置在载体上且表面的连接点分别与硅连接层表面的连接点贴合，各个裸片输入连接点分别与各个硅连接层输出连接点对接，各个裸片输出连接点分别与各个硅连接层输入连接点对接；测试裸片内部的JTAG控制逻辑通过边界扫描测试链对硅连接层中的连接点进行测试激励传输以及测试结果捕获实现对硅连接层内部信号通路结构的测试。

其进一步的技术方案为，测试裸片内的JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个裸片输出连接点相连的边界扫描细胞结构从而传输到相应的硅连接层输入连接点，测试激励通过硅连接层内部连接点之间的信号通路结构传送到相应的硅连接层输出连接点并传输到相应的裸片输入连接点连接的边界扫描细胞结构形成测试结果，测试结果通过边界扫描测试链传输到JTAG控制逻辑。

其进一步的技术方案为，硅连接层测试电路包括若干个测试裸片，各个测试裸片均布置在载体上且表面的连接点分别与硅连接层表面相应的连接点贴合，所有测试裸片覆盖硅连接层表面所有连接点；

任意的第一测试裸片内的JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个裸片输出连接点相连的边界扫描细胞结构从而传输到相应的硅连接层输入连接点，测试激励通过硅连接层内部连接点之间的信号通路结构传送到相应的硅连接层输出连接点并传输到相应的第二测试裸片中的裸片输入连接点连接的边界扫描细胞结构形成测试结果，测试结果通过第二测试裸片中边界扫描测试链传输到第二测试裸片中的JTAG控制逻辑，若干个测试裸片共同完成对硅连接层的测试。

其进一步的技术方案为，每个测试裸片还设置有连接内部的JTAG控制逻辑的测试接口，测试接口至少包括数据输入端和数据输出端，则各个测试裸片内部的JTAG控制逻辑通过数据输入口和数据输出口依次串联。

其进一步的技术方案为，测试裸片内部还设置有连接至边界扫描测试链的激励产生电路和测试响应分析电路JTAG控制逻辑根据激励产生电路产生的测试向量产生测试激励，JTAG控制逻辑获取测试结果后传输给测试响应分析电路比较测试向量对应的预期测试结果以及实际获取到的测试结果完成对硅连接层的测试。

其进一步的技术方案为，测试裸片还设置有连接内部的JTAG控制逻辑的测试接口，则测试裸片通过测试接口连接外部ATE测试机，外部ATE测试机根据测试向量产生测试激励通过测试接口输出给JTAG控制逻辑，JTAG控制逻辑将测试结果格式化并输出给外部ATE测试机，外部ATE测试机比较测试向量对应的预期测试结果以及实际获取到的测试结果完成对硅连接层的测试。

其进一步的技术方案为，测试裸片内部的每个边界扫描细胞结构包括第一多路选择器、第二多路选择器、捕获寄存器和更新寄存器，边界扫描细胞结构的数据输入端连接第一多路选择器的一个输入端以及第二多路选择器的一个输入端，边界扫描细胞结构的扫描输入端连接第一多路选择器的另一个输入端，第一多路选择器的输出端连接捕获寄存器的输入端，捕获寄存器的输出端连接更新寄存器的输入端以及边界扫描细胞结构的扫描输出端，更新寄存器的输出端连接第二多路选择器的另一个输入端，第二多路选择器的输出端连接边界扫描细胞结构的数据输出端。

本发明的有益技术效果是：

本申请提供了一种利用测试裸片进行测试的硅连接层测试电路，在测试裸片内部布设JTAG控制逻辑和边界扫描测试链以形成测试电路，测试裸片与硅连接层表面布设相同排布方式的连接点，使得测试裸片置于载体上与硅连接层表面贴合时即能实现连接点之间的对接，从而可以利用测试裸片内部的测试电路完成对硅连接层内信号通路结构的测试激励传输以及测试结果捕获，可以轻松实现对硅连接层的测试以在装配前对硅连接层进行快速筛选，保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构，以保证生产良率。且该硅连接层测试电路可以支持外部的ATE测试机台，以实现硅连接层的量产测试。

附图说明

图1是本申请的硅连接层测试电路的结构示意图。

图2是测试裸片表面连接点与硅连接层表面连接点的对接示意图。

图3是测试裸片的电路结构示意图。

图4是测试裸片内每个边界扫描细胞结构的电路结构图。

图5是该硅连接层测试电路中多个测试裸片的级联示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供了一种利用测试裸片进行测试的硅连接层测试电路，该硅连接层测试电路包括待测试的硅连接层1以及用于测试硅连接层1的测试裸片2，请参考图1，硅连接层1主要用于多裸片装置内部的裸片之间的信号互连，该测试电路用于硅连接层1在装配前的测试。

其中，请结合图2，硅连接层1的表面预置有若干个硅连接层输入连接点11和若干个硅连接层输出连接点12，这些连接点用于装配时与裸片表面的连接点对应连接，硅连接层输入连接点11和硅连接层输出连接点12之间按照预定结构进行排布。

为了提高硅连接层的结构通用性，通常配置硅连接层输入连接点11和硅连接层输出连接点12在硅连接层1的表面呈阵列结构排布，也即在本申请中，硅连接层1上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点11，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点12，输入连接点列和输出连接点列间隔交替排布，且任意相邻两列之间的间距均相等，如图1所示，间隔均为L。每一个输入连接点列中的相邻两个硅连接层输入连接点11之间的间隔通常均相等为L1，每一个输出连接点列中的相邻两个硅连接层输出连接点12之间的间隔通常均相等为L2。其中，L1和L2可以相等也可以不等，但实际操作时通常相等。L1、L2与L可以相等也可以不等，但实际操作时也通常排布为相等，使得硅连接层1表面任意两个相邻的连接点之间的间距均相等，形成等间距的规整行列结构。

无论连接点在硅连接层1表面采用何种布设方式，硅连接层1内布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构，请参考图1所示的连接点之间的连接示意图。该信号通路结构可以有多种情况：(1)硅连接层输入连接点与相应的硅连接层输出连接点之间直接通过金属连线相连。(2)硅连接层输入连接点与相应的硅连接层输出连接点之间通过金属连线相连且金属连线上布设有无源器件。(3)硅连接层输入连接点与相应的硅连接层输出连接点之间通过金属连线相连且金属连线上布设有有源器件。

测试裸片2的表面也预置有若干个裸片输入连接点21和若干个裸片输出连接点22，裸片输入连接点21和裸片输出连接点22在测试裸片的表面呈阵列结构排布，各个连接点之间形成的相对排布结构与硅连接层1上的各个连接点的相对排布结构相匹配，裸片输入连接点21与硅连接层输入连接点11对应，裸片输出连接点22与硅连接层输出连接点12对应。在本申请的结构中，测试裸片表面的连接点也按列排布，也即测试裸片表面排布有若干个裸片输入连接点列和若干个裸片输出连接点列，每个裸片输入连接点列中包括成列排布的若干个裸片输入连接点21，每个裸片输出连接点列中包括成列排布的若干个裸片输出连接点22，输入连接点列和输出连接点列间隔交替排布，且任意相邻两列之间的间距均相等，且间距与硅连接层1上的相邻两列之间的间距相等也为L。每一个裸片输入连接点列中的相邻两个裸片输入连接点21之间的间隔通常均相等，且该间隔与硅连接层1上输出连接点列中的相邻两个硅连接层输出连接点12之间的间隔相等，也即为L2。每一个裸片输出连接点列中的相邻两个裸片输出连接点22之间的间隔通常均相等，且该间隔与硅连接层1上输入连接点列中相邻两个硅连接层输入连接点11之间的间隔相等，也即为L1。

请参考图3，测试裸片2内部还布设有JTAG控制逻辑以及若干个边界扫描细胞结构CELL，每个边界扫描细胞结构包括数据输入端DATA_IN、数据输出端DATA_OUT、扫描输入端SCAN_IN和扫描输出端SCAN_OUT，每个边界扫描细胞结构分别与测试裸片2表面的一个连接点对应：与裸片输入连接点21对应的边界扫描细胞结构的数据输入端DATA_IN连接该裸片输入连接点21、数据输出端DATA_OUT悬空，与裸片输出连接点22对应的边界扫描细胞结构的数据输出端DATA_OUT连接该裸片输出连接点22、数据输入端DATA_IN悬空。各个边界扫描细胞结构分别通过扫描输入端SCAN_IN和扫描输出端SCAN_OUT与相邻的边界扫描细胞结构相连，使得各个边界扫描细胞结构依次串联形成边界扫描测试链，形成的边界扫描测试链的两端连接至JTAG控制逻辑。

其中，请参考图4，每个边界扫描细胞结构CELL包括第一多路选择器MUX1、第二多路选择器MUX2、捕获寄存器S1和更新寄存器S2，捕获寄存器S1和更新寄存器S2均采用D触发器实现。该边界扫描细胞结构的数据输入端DATA_IN连接第一多路选择器MUX1的一个输入端以及第二多路选择器MUX2的一个输入端，该边界扫描细胞结构CELL的扫描输入端SCAN_IN连接第一多路选择器MUX1的另一个输入端，第一多路选择器MUX1的输出端连接捕获寄存器S1的输入端，捕获寄存器S1的输出端连接更新寄存器S2的输入端以及该边界扫描细胞结构的扫描输出端SCAN_OUT，更新寄存器S2的输出端连接第二多路选择器MUX2的另一个输入端，第二多路选择器MUX2的输出端连接该边界扫描细胞结构的数据输出端DATA_OUT。

如图1所示，在利用该测试电路在对硅连接层1进行测试时，测试裸片2布置在载体3上并与硅连接层1对接，硅连接层1和测试裸片2上这种匹配的连接点排布结构使得测试裸片2贴合于硅连接层1上时，测试裸片2上的连接点分别与硅连接层1上的连接点贴合，且测试裸片2上的各个裸片输入连接点21分别与各个硅连接层输出连接点12对接，测试裸片上的各个裸片输出连接点22分别与各个硅连接层输入连接点11对接，如图1所示。

在完成贴合对接后，测试裸片2内部的JTAG控制逻辑可以通过内部的边界扫描测试链对硅连接层1中的连接点之间的信号通路结构进行测试激励传输以及测试结果捕获实现对硅连接层1的测试。具体的：测试裸片2内的JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个裸片输出连接点22相连的边界扫描细胞结构从而通过裸片输出连接点22传输到相应的对接的硅连接层输入连接点11，测试激励通过硅连接层内部连接点之间的信号通路结构传送到相应的硅连接层输出连接点12并传输到相应的裸片输入连接点21，继而传输到裸片输入连接点21连接的边界扫描细胞结构形成测试结果，测试结果通过边界扫描测试链传输到JTAG控制逻辑，从而完成测试激励传输以及测试结果捕获，实现对硅连接层内信号通路结构的测试，测试通过的硅连接层即可以用于多裸片装置中与裸片组装形成多裸片硅堆叠互连结构。每个测试激励对应一个预期测试结果，将预期测试结果与实际捕获到的测试结果进行比较即可以得到最终的测试数据。

由于硅连接层1通常较大，所以该硅连接层测试电路中往往不会使用单块的测试裸片2，而是包括若干个测试裸片，每个测试裸片表面的连接点的布设结构相同且均内部采用包括如上所述的结构，但各个测试裸片的面积和形状可以不同，如图2以各个测试裸片的形状和大小均相同为例。各个测试裸片2均布置在载体3上，且各个测试裸片2表面的连接点分别与硅连接层1表面相应的连接点贴合且覆盖硅连接层表面所有连接点，完成对硅连接层的全覆盖测试。多个测试裸片2对硅连接层1联合测试的方式与单个测试裸片的测试过程类似，具体的：任意的第一测试裸片内的JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个裸片输出连接点22相连的边界扫描细胞结构从而传输到相应的硅连接层输入连接点11，测试激励通过硅连接层1内部连接点之间的信号通路结构传送到相应的硅连接层输出连接点12并传输到相应的第二测试裸片中的裸片输入连接点21连接的边界扫描细胞结构形成测试结果，测试结果通过第二测试裸片中边界扫描测试链传输到第二测试裸片中的JTAG控制逻辑，若干个测试裸片共同完成对硅连接层的测试。

当采用多个测试裸片2共同测试硅连接层时，每个测试裸片2还设置有连接内部的JTAG控制逻辑的测试接口，如图5所示，测试接口至少包括数据输入端TDI和数据输出端TDO，实际测试接口还包括时钟输入端TCK和模式选择段TMS，则各个测试裸片内部的JTAG控制逻辑通过数据输入口和数据输出口依次串联，各个测试裸片的TCK和TMS分别对应相连，也即多个测试裸片内部的边界扫描测试链串联形成了一个更大的边界扫描测试链，图5以图2中包括四个测试裸片的情况为例。

JTAG控制逻辑在进行测试激励传输以及测试结果捕获时，有两种实现方式：

1、测试裸片内置激励产生电路(TPG)和测试响应分析电路(ORA)，激励产生电路和测试响应分析电路均连接至测试裸片内部的边界扫描测试链。由测试裸片内部的TPG产生测试向量，则JTAG控制逻辑根据TPG产生的测试向量产生测试激励并进行测试激励传输。捕获到测试结果后，将测试结果传输给测试裸片内部的ORA，直接由内部的ORA比较测试向量对应的预期测试结果以及实际获取到的测试结果完成对硅连接层的测试。

2、测试裸片还设置有连接内部的JTAG控制逻辑的测试接口，测试接口的具体端子如上所述。则测试裸片通过测试接口连接外部ATE测试机，外部ATE测试机根据测试向量产生测试激励并通过测试接口注入测试裸片，则JTAG控制逻辑接收外部注入的测试激励并进行测试激励传输。捕获到测试结果后，JTAG控制逻辑将测试结果格式化并输出给外部ATE测试机，由外部ATE测试机比较测试向量对应的预期测试结果以及实际获取到的测试结果完成对硅连接层的测试。这种外接ATE机台的结构非常适合量产时测试之用。

以上的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。