阅读说明：本技术 半导体互连结构及其制备方法 (Semiconductor interconnection structure and preparation method thereof ) 是由 不公告发明人 于 2018-09-05 设计创作，主要内容包括：本发明提供一种半导体互连结构及其制备方法,包括如下步骤：1)提供一基底,基底上形成有介电层,于介电层内形成接触孔；2)以低温化学气相沉积的方式至少于接触孔的底部和侧壁形成第一金属层,第一金属层包括成核层；3)以包含低电流密度电镀的电镀方式于第一金属层上形成第二金属层,第二金属层包括种子层,第二金属层的电阻率小于第一金属层的电阻率。本发明通过先于接触孔内低温形成第一金属层后再形成第二金属层,可以避免在接触孔内填充的金属层内部形成孔洞,从而可以有效降低填充的整体金属层的电阻值；第二金属层的电阻率小于第一金属层的电阻率,可以进一步降低填充的整体金属层的电阻值。(The invention provides a semiconductor interconnection structure and a preparation method thereof, comprising the following steps: 1) providing a substrate, forming a dielectric layer on the substrate, and forming a contact hole in the dielectric layer; 2) forming a first metal layer at least at the bottom and the side wall of the contact hole in a low-temperature chemical vapor deposition mode, wherein the first metal layer comprises a nucleating layer; 3) and forming a second metal layer on the first metal layer by an electroplating method including low current density electroplating, wherein the second metal layer comprises a seed layer, and the resistivity of the second metal layer is smaller than that of the first metal layer. According to the invention, the first metal layer is formed in the contact hole at a low temperature before the second metal layer is formed, so that a hole can be prevented from being formed in the metal layer filled in the contact hole, and the resistance value of the filled whole metal layer can be effectively reduced; the resistivity of the second metal layer is less than the resistivity of the first metal layer, which can further reduce the resistance of the filled bulk metal layer.)

半导体互连结构及其制备方法

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种半导体互连结构及其制备方法。

背景技术

在现有半导体公司中，使用化学气相沉积工艺(CVD)进行钨膜沉积是许多半导体制造中的常见工艺。在现有工艺中，如图1所示，一般是通过将位于基底10’上，且内部形成有接触孔11的介电层10置于真空腔室内加热到工艺温度后，先依次于接触孔11内形成粘附阻挡层12及成核种子层13后，在于所述接触孔11内沉积形成钨金属层14。

然而，随着器件小型化的不断深入，半导体互连结构的尺寸越来越小，在使用现有的化学气相沉积工艺对高深宽比的所述接触孔11进行一步填充形成所述钨金属层14时，容易在所述接触孔11内的所述钨金属层14中形成孔洞15，所述孔洞15的存在会导致后续铜工艺中存在电迁移问题，且会使得接触孔内填充金属层的电阻值较大，从而导致半导体器件的可靠性下降。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体互连结构及其制备方法，用于解决现有技术中采用现有的化学气相沉积工艺于接触孔内一步形成所述钨金属层时会在填充的钨金属层内形成孔洞，使得导致后续铜工艺中存在电迁移问题，且会使得接触孔的电阻值较大，从而导致半导体器件的可靠性下降。

为实现上述目的及其他相关目的，本发明提供一种半导体互连结构的制备方法，所述半导体互连结构的制备方法包括如下步骤：

1)提供一基底，所述基底上形成有介电层，于所述介电层内形成接触孔；

2)以低温化学气相沉积的方式至少于所述接触孔的底部和侧壁形成第一金属层，所述第一金属层包括成核层；及

3)以包含低电流密度电镀的电镀方式于所述第一金属层上形成第二金属层，所述第二金属层包括种子层，所述第二金属层的电阻率小于所述第一金属层的电阻率。

作为本发明的一种优选方案，步骤1)中形成的所述接触孔的深宽比大于5。

作为本发明的一种优选方案，步骤2)中沉积的所述第一金属层的材料包括钨；步骤3)沉积的所述第二金属层的材料包括铜。

作为本发明的一种优选方案，步骤2)中，用于形成所述第一金属层的反应气体包括六氟化钨及甲硅烷。

作为本发明的一种优选方案，步骤2)中，形成所述第一金属层的温度不高于300℃，形成的所述第一金属层的厚度介于500埃～700埃之间。

作为本发明的一种优选方案，骤2)包括如下步骤：

2-1)至少于所述接触孔的底部及侧壁形成所述成核层；及

2-2)于所述成核层的表面形成所述第一金属层的主体层，所述成核层的材料与所述第一金属层的主体层材料相同。

作为本发明的一种优选方案，所述成核层的沉积周期介于8～10之间。

作为本发明的一种优选方案，于不高于300℃的温度条件下使用乙硼烷及六氟化钨作为反应气体沉积一个沉积周期；并于不高于300℃的温度条件下使用甲硅烷及六氟化钨作为反应气体沉积7～9个沉积周期。

作为本发明的一种优选方案，步骤3)包括如下步骤：

3-1)于所述接触孔内形成所述种子层，所述种子层位于所述第一金属层的上表面；

3-2)于第一电流密度条件下自所述种子层的上表面至上逐步于所述接触孔内电镀第一厚度的第一电镀层；及

3-3)于第二电流密度条件下于所述第一电镀层上表面及所述介电层的上表面继续电镀第二厚度的第二电镀层，所述第一电流密度小于所述第二电流密度；其中，

所述第一电镀层与所述第二电镀层共同构成所述第二金属层的主体层，所述种子层的材料与所述第二金属层的主体层材料相同。

作为本发明的一种优选方案，步骤3-2)中，所述第一电流密度介于1.5安～3安之间，所述第一厚度介于900埃～1100埃；步骤3-3)中，所述第二电流密度介于20安～40安之间，所述第二厚度介于3500埃～4500埃。

作为本发明的一种优选方案，所述种子层的厚度介于150埃～200埃之间。

作为本发明的一种优选方案，步骤1)与步骤2)之间还包括如下步骤：于所述接触孔的底部、侧壁及所述介电层上表面形成粘附阻挡层的步骤；步骤2)中，所述第一金属层形成于所述粘附阻挡层的表面。

作为本发明的一种优选方案，步骤2)中，所述第一金属层还形成于所述介电层的上表面；步骤3)之后还包括去除位于所述介电层上的所述第一金属层及所述第二金属层的步骤。

作为本发明的一种优选方案，步骤2)中，于所述接触孔内底部形成的所述第一金属层的厚度占所述接触孔深度之比与所述接触孔的深宽比呈正比。

作为本发明的优选方案，步骤2)中，于所述接触孔内形成的所述第一金属层的厚度占所述接触孔深度的10％～70％。

本发明还提供一种半导体互连结构，所述半导体互连结构包括：

基底；

介电层，位于所述基底的上表面，所述介电层内形成有接触孔；

第一金属层，以低温化学气相沉积的方式形成于所述接触孔的底部及侧壁上，所述第一金属层包括成核层；及

第二金属层，以包含低电流密度电镀的电镀方式形成于所述第一金属层上，以填满所述接触孔，所述第二金属层包括种子层，所述第二金属层的电阻率小于所述第一金属层的电阻率。

作为本发明的一种优选方案，所述接触孔的深宽比大于5。

作为本发明的一种优选方案，所述第一金属层还包括主体层，位于所述成核层的表面，所述第一金属层的主体层包括钨金属层；所述第二金属层还包括主体层，位于所述种子层的表面，所述第二金属层的主体层包括铜金属层。

作为本发明的一种优选方案，所述第一金属层的沉积温度不高于300℃，所述第一金属层的厚度介于500埃～700埃之间。

作为本发明的一种优选方案，所述第二金属层的主体层包括第一电镀层及第二电镀层，所述第一电镀层位于所述第一金属层的上表面，所述第二电镀层至少位于所述第一电镀层的上表面。

作为本发明的一种优选方案，所述第一电镀层于1.5安～3安之间的电流密度下电镀而形成，所述第一电镀层的厚度介于900埃～1100埃之间；所述第二电镀层于20安～40安之间的电流密度下电镀而形成，所述第二电镀层的厚度介于3500埃～4500埃。

作为本发明的一种优选方案，所述成核层位于所述介电层与所述第一金属层的主体层之间；所述成核层的材料与所述第一金属层的主体层材料相同；及

所述种子层位于所述第一金属层的主体层与所述第二金属层的主体层之间；所述种子层的材料与所述第二金属层的主体层材料相同。

作为本发明的一种优选方案，所述种子层的厚度介于150埃～200埃之间。

作为本发明的一种优选方案，所述半导体互连结构还包括粘附阻挡层，至少形成于所述接触孔的底边及侧壁，且位于所述介电层与所述第一金属层之间。

作为本发明的一种优选方案，所述粘附阻挡层的厚度介于100埃～200埃之间。

作为本发明的一种优选方案，所述第一金属层直接包覆所述第二金属层的底部和側壁，所述第二金属层的高宽比小于所述接触孔的深宽比。

如上所述，本发明的半导体互连结构及其制备方法，具有以下有益效果：

本发明通过先于接触孔内低温形成第一金属层后再形成第二金属层，可以避免在接触孔内填充的金属层内部形成孔洞，从而可以有效降低填充的整体金属层的电阻值；

第二金属层的电阻率小于第一金属层的电阻率，可以进一步降低填充的整体金属层的电阻值；

第一金属层可以包括钨，第二金属层可以包括铜，现在接触孔内形成钨层，再在接触孔内形成铜层，钨与铜不会相融合，钨可以起到阻挡层的作用，可以避免铜向钨下方的介电层内扩散。

附图说明

图1显示为现有技术中采用化学气相沉积工艺在接触孔内填充钨金属层后所得结构的截面结构示意图。

图2显示为本发明实施例一中提供的半导体互连结构的制备方法的流程图。

图9至图10显示为本发明实施例一中提供的半导体互连结构的制备方法各步骤中的截面结构示意图；其中，图10为本发明实施例二中的半导体互连结构的截面结构示意图。

元件标号说明

10’ 基底

10 介电层

11 接触孔

12 粘附阻挡层

13 成核层

14 钨金属层

15 孔洞

20’ 基底

20 介电层

21 接触孔

22 第一金属层

221 第一金属层的主体层

23 第二金属层

231 第一电镀层

232 第二电镀层

233 第二金属层的主体层

24 成核层

25 种子层

26 粘附阻挡层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图2所示，本发明提供一种半导体互连结构的制备方法，所述半导体互连结构的制备方法包括如下步骤：

1)提供一基底，所述基底上形成有介电层，于所述介电层内形成接触孔；

2)以低温化学气相沉积的方式至少于所述接触孔的底部和侧壁形成第一金属层，所述第一金属层包括成核层；及

3)以包含低电流密度电镀的电镀方式于所述第一金属层上形成第二金属层，所述第二金属层包括种子层，所述第二金属层的电阻率小于所述第一金属层的电阻率。

在步骤1)中，请参阅图2的S1步骤及图3，提供一基底20’，所述基底20’上形成有介电层20，于所述介电层20内形成接触孔21。

作为示例，所述基底20’可以为现有的任意一种基底，所述基底20’的材料可以包括但不限于二氧化硅、氮化镓或蓝宝石等等。

作为示例，所述介电层20可以为本领域普通技术所熟悉的任意可以形成所述接触孔21且该所述接触孔21需要被填充的半导体互连结构，如半导体器件的层间介电层，可以形成所述接触孔21，其填充后形成电连接结构(譬如，导电栓)，以作为上下器件层的互连结构。所述介电层20的材料可以包括但不仅限于氧化硅或氮化硅等等。

作为示例，所述介电层20内形成的所述接触孔21的数量可以为多个，多个所述接触孔21在所述介电层20内间隔排布。多个所述接触孔21可以在所述介电层20内等间距间隔排布，也可以非等间距间隔排布。图3仅以所述介电层20内形成有一个所述接触孔21作为示例，所述接触孔21的实际数量不以此为限。

作为示例，所述接触孔21的截面形状可以根据实际需要进行设定，优选地，本实施例中，所述接触孔21的截面形状可以包括长方形、梯形或U型等任意可以实现填充的形状。

作为示例，所述接触孔21优选为高深宽比的接触孔，优选地，本实施例中，所述接触孔21的深宽比可以大于5。

作为示例，如图4所示，步骤1)之后还包括如下步骤：于所述接触孔21的底部、侧壁及所述介电层20上表面形成粘附阻挡层26的步骤。所述粘附阻挡层26可以包括Ti层，也可以包括TiN层，还可以包括Ti层及TiN层；所述粘附阻挡层26的厚度不易太厚，一般所述粘附阻挡层26的厚度介于100埃～200埃之间。

需要说明的是，上述及后续所提到的“介于…之间”是指包括两个端点的数值范围，譬如，上述的“介于100埃～200埃之间”是指包括100和200两个端点的数值范围。

在步骤2)中，请参阅图2中的S2步骤及图5至图6，以低温化学气相沉积的方式至少于所述接触孔21的底部和侧壁形成第一金属层22，所述第一金属层22包括成核层24。

作为示例，如图5所示，步骤2)包括如下步骤：

2-1)于所述接触孔21的底部及侧壁形成所述成核层24；及

2-2)于所述成核层24的表面形成所述第一金属层22的主体层221，所述成核层24的材料与所述第一金属层22的主体层221材料相同。

作为示例，所述成核层24通常是以多个沉积周期(cycle)的方式进行，比如，每个沉积周期时间为10s(当然，在其他示例中，每个沉积周期的时间还可以根据实际需要设定为其他数值，此处不做限定)，在每个沉积周期内通过脉冲式供给方式依次通入反应气体进行沉积，并在每个沉积周期结束后将废弃和反应副产物排出。优选地，本实施例中，所述成核层24的沉积周期介于8～10个之间；具体的，先于不高于300℃的温度条件下通入乙硼烷(B₂H₆)及六氟化钨(WF₆)进行沉积一个沉积周期作为浸润层，然后在于不高于300℃的温度条件下通入甲硅烷(SiH₄)及六氟化钨(WF₆)进行沉积7～9个沉积周期，此时的反应公式为：2WF₆(g)+3SiH₄(g)＝2W(s)+3SiF₄(g)+6H₂(g)。现有工艺中，化学气沉积的工艺一般介于400℃～1200℃之间，本发明中，形成所述第一金属层22的低温化学气相沉积所需的温度小于300摄氏度。采用上述方式沉积形成的所述成核层24具有相对较好的均匀性且晶向好，能为所述接触孔21后填充打下良好的及基础。

作为示例，所述第一金属层22还形成于所述介电层20的上表面。

作为示例，步骤2)中，于所述接触孔21内形成的所述第一金属层22的厚度占所述接触孔21深度之比与所述接触孔21的深宽比呈正比，即所述接触孔21的深宽比越大，所述第一金属层22的厚度与所述接触孔21的深度之比越小。优选地的，于所述接触孔21内形成的所述第一金属层22的厚度占所述接触孔21深度的10％～70％。譬如，当所述接触孔21的深宽比为5时，所述接触孔21内形成的所述第一金属层22的厚度占所述接触孔21深度的65％左右，当所述接触孔21的深宽比为12时，所述接触孔21内形成的所述第一金属层22的厚度占所述接触孔21深度的50％左右。

作为示例，所述第一金属层22的材料可以包括钨；具体的，步骤2)中，可以于不高于300℃的温度条件下，采用化学气相沉积工艺形成所述第一金属层22，用于形成所述第一金属层22的反应气体包括六氟化钨及氢气(H₂)；形成的所述第一金属层22的厚度可以介于500埃～700埃之间。本发明先于低温条件下于所述接触孔21内沉积所述第一金属层22，由于低温条件下所述第一金属层22的沉积速率比较慢，于所述接触孔21内沉积的所述第一金属层22内不会有孔洞的产生；同时，先于所述接触孔21内沉积一定厚度的所述第一金属层22，再在所述接触孔21内沉积所述第二金属层23时，所述第二金属层23对应的所述接触孔21未填充部分的实际深宽比将会明显减小，从而可以避免在后续沉积所述第二金属层23时所述第二金属层23内孔洞的产生。

在步骤3)中，请参阅图2中的S3步骤及图7至图9，以包含低电流密度电镀的电镀方式于所述第一金属层22上形成第二金属层23，所述第二金属层23包括种子层25，所述第二金属层23的电阻率小于所述第一金属层22的电阻率。

作为示例，步骤3)包括如下步骤：

3-1)于所述接触孔21内形成所述种子层25，所述种子层25位于所述第一金属层22的上表面，如图7所示；

3-2)于第一电流密度条件下自所述种子层25的上表面至上逐步于所述接触孔21内电镀第一厚度的第一电镀层231；及

3-3)于第二电流密度条件下于所述第一电镀层231上表面及所述介电层20的上表面继续电镀第二厚度的第二电镀层232，所述第一电流密度小于所述第二电流密度；其中，

所述第一电镀层231与所述第二电镀层232共同构成所述第二金属层23的主体层233，所述种子层25的材料与所述第二金属层23的主体层233材料相同。

作为示例，可以采用电镀工艺形成所述种子层25；位于所述接触孔21内的所述种子层25的厚度可以占所述第二金属层23与所述种子层25二者厚度之和的2％～3％左右，优选地，本实施例中，所述种子层25的厚度可以介于150埃～200埃之间。

作为示例，所述第二金属层23的材料可以包括铜。

作为示例，步骤3-2)中，所述第一电流密度介于1.5安～3安之间，所述第一厚度介于900埃～1100埃；步骤3-3)中，所述第二电流密度介于20安～40安之间，所述第二厚度介于3500埃～4500埃。

需要说明的是，所述第一电镀层231可以填满所述接触孔21，也可以填充部分所述接触孔21。

需要进一步说明的是，在一示例中，所述第一电镀层231可以位于所述接触孔21的底部、侧壁及所述介电层20的上表面上，此时，位于所述接触孔21底部的所述第一电镀层231的厚度远大于位于所述接触孔231侧壁及所述介电层20的上表面上的所述第一电镀层231的厚度，如图8所示；在另一示例中，所述第一电镀层231也可以仅由所述接触孔21的底部由下至上填充于所述接触孔21的底部，而并不形成于所述接触孔21的侧壁及所述介电层20的上表面。

先于较低的电流密度下电镀形成部分所述第二金属层23，在低电流密度下所述第二金属层23的沉积速率较慢，可以有效避免形成的所述第二金属层23内形成孔洞。

由于铜的电阻率明显小于钨的电阻率，所述接触孔21内填充包括钨的所述第一金属层22及包括铜的所述第二金属层23，相较于现有技术中在所述接触孔内直接填充钨金属层的方案，本发明可以显著降低所述接触孔21内填充的整体金属层的电阻值；同时，钨与铜不会相融合，钨可以起到阻挡层的作用，可以避免铜向钨下方的介电层内扩散，可以减少阻挡层的使用。

作为示例，如图10所示，步骤3)之后还包括去除位于所述介电层20上(即所述介电层20上表面上方)的所述第一金属层22及所述第二金属层23的步骤。具体的，可以采用但不仅限于化学机械研磨工艺(CMP)去除位于所述介电层20上表面的所述第一金属层22及所述第二金属层23。

需要说明的是，当所述介电层20上形成有所述成核层24及所述种子层25时，位于所述介电层20上的所述成核层24及位于所述介电层20上的所述种子层25也同时被去除。

需要进一步说明的是，图10中所述第二金属层23作为一个整体予以显示，并未具体示意出所述第一电镀层231及所述第二电镀层232。

实施例二

请结合图2至图8继续参阅图9至图10，本发明还提供一种半导体互连结构，所述半导体互连结构包括：

基底20‘；

介电层20，所述介电层20位于所述基底20’的上表面，所述介电层20内形成有接触孔21；

第一金属层22，所述第一金属层22以低温化学气相沉积的方式形成于所述接触孔21的底部及侧壁上，所述第一金属层22包括成核层24；及

第二金属层23，所述第二金属层23以包含低电流密度电镀的电镀方式形成于所述第一金属层22上，以填满所述接触孔21，所述第二金属层23包括种子层25，所述第二金属层23的电阻率小于所述第一金属层22的电阻率。

作为示例，所述基底20’可以为现有的任意一种基底，所述基底20’的材料可以包括但不限于二氧化硅、氮化镓或蓝宝石等等。

作为示例，所述介电层20可以为本领域普通技术所熟悉的任意可以形成所述接触孔21且该所述接触孔21需要被填充的半导体互连结构，如半导体器件的层间介电层，可以形成所述接触孔21，其填充后形成电连接结构(譬如，导电栓)，以作为上下器件层的互连结构。所述介电层20的材料可以包括但不仅限于氧化硅或氮化硅等等。

作为示例，所述介电层20内形成的所述接触孔21的数量可以为多个，多个所述接触孔21在所述介电层20内间隔排布。多个所述接触孔21可以在所述介电层20内等间距间隔排布，也可以非等间距间隔排布。图3仅以所述介电层20内形成有一个所述接触孔21作为示例，所述接触孔21的实际数量不以此为限。

作为示例，所述接触孔21的截面形状可以根据实际需要进行设定，优选地，本实施例中，所述接触孔21的截面形状可以包括长方形、梯形或U型等任意可以实现填充的形状。

作为示例，所述接触孔21优选为高深宽比的接触孔，优选地，本实施例中，所述接触孔21的深宽比可以大于5。

作为示例，所述接触孔21内的所述第一金属层22的厚度占所述接触孔21深度之比与所述接触孔21的深宽比呈正比，即所述接触孔21的深宽比越大，所述第一金属层22的厚度与所述接触孔21的深度之比越小。优选地的，所述接触孔21内的所述第一金属层22的厚度占所述接触孔21深度的45％～70％。譬如，当所述接触孔21的深宽比为5时，所述接触孔21内的所述第一金属层22的厚度占所述接触孔21深度的65％左右，当所述接触孔21的深宽比为12时，所述接触孔21内的所述第一金属层22的厚度占所述接触孔21深度的50％左右。

作为示例，所述第一金属层22还包括主体层221，所述第一金属层22的主体层221位于所述成核层24的表面，所述第一金属层22的主体层221可以包括钨金属层具体的，所述第一金属层22可以于不高于300℃的温度条件下采用化学气相沉积工艺形成；所述第一金属层22的厚度可以介于500埃～700埃之间。本发明所述第一金属层22于低温条件下形成，由于低温条件下所述第一金属层22的沉积速率比较慢，于所述接触孔21内沉积的所述第一金属层22内不会有孔洞的产生；同时，先于所述接触孔21内形成一定厚度的所述第一金属层22，再在所述接触孔21内形成所述第二金属层23时，所述第二金属层23对应的所述接触孔21未填充部分的实际深宽比将会明显减小，从而可以避免在后续沉积所述第二金属层23时所述第二金属层23内孔洞的产生。

作为示例，所述第二金属层23还包括主体层233，所述第二金属层23的主体层233位于所述种子层25的表面，所述第二金属层23的主体层233包括铜金属层；所述第二金属层23的主体层233包括第一电镀层231及第二电镀层232，所述第一电镀层231位于所述第一金属层22的上表面，所述第二电镀层232至少位于所述第一电镀层231的上表面。

作为示例，所述第一电镀层231于1.5安～3安之间的电流密度下电镀而形成，所述第一电镀层231的厚度介于900埃～1100埃之间；所述第二电镀层232于20安～40安之间的电流密度下电镀而形成，所述第二电镀层232的厚度介于3500埃～4500埃。

需要说明的是，所述第一电镀层231可以填满所述接触孔21，也可以填充部分所述接触孔21。

需要进一步说明的是，在一示例中，所述第一电镀层231可以位于所述接触孔21的底部、侧壁及所述介电层20的上表面上，此时，位于所述接触孔21底部的所述第一电镀层231的厚度远大于位于所述接触孔231侧壁及所述介电层20的上表面上的所述第一电镀层231的厚度，如图8所示；在另一示例中，所述第一电镀层231也可以仅由所述接触孔21的底部由下至上填充于所述接触孔21的底部，而并不形成于所述接触孔21的侧壁及所述介电层20的上表面。

先于较低的电流密度下电镀形成部分所述第二金属层23，在低电流密度下所述第二金属层23的沉积速率较慢，可以有效避免形成的所述第二金属层23内形成孔洞。

由于铜的电阻率明显小于钨的电阻率，所述接触孔21内填充包括钨的所述第一金属层22及包括铜的所述第二金属层23，相较于现有技术中在所述接触孔内直接填充钨金属层的方案，本发明可以显著降低所述接触孔21内填充的整体金属层的电阻值；同时，钨与铜不会相融合，钨可以起到阻挡层的作用，可以避免铜向钨下方的介电层内扩散，可以减少阻挡层的使用。

作为示例，所述成核层24位于所述介电层20与所述第一金属层22的主体层221之间；所述成核层24的材料与所述第一金属层22的主体层221的材料相同；

所述种子层25位于所述第一金属层22的主体层221与所述第二金属层23的主体层233之间；所述种子层25的材料与所述第二金属层23的主体层233的材料相同。

作为示例，可以采用电镀工艺形成所述种子层25；位于所述接触孔21内的所述种子层25的厚度可以占所述第二金属层23与所述种子层25二者厚度之和的2％～3％左右，优选地，本实施例中，所述种子层25的厚度可以介于150埃～200埃之间。

作为示例，所述半导体互连结构还包括粘附阻挡层26，所述粘附阻挡层26至少形成于所述接触孔21的底边及侧壁，且位于所述介电层20与所述第一金属层22之间。

作为示例，所述粘附阻挡层26可以包括Ti层，也可以包括TiN层，还可以包括Ti层及TiN层；所述粘附阻挡层26的厚度不易太厚，一般所述粘附阻挡层26的厚度介于100埃～200埃之间。

需要说明的是，上述及后续所提到的“介于…之间”是指包括两个端点的数值范围，譬如，上述的“介于100埃～200埃之间”是指包括100和200两个端点的数值范围。

在一示例中，如图9所示，所述第一金属层22、所述第二金属层23、所述成核层24、所述种子层25及所述粘附阻挡层26不仅位于所述接触孔21内，还位于所述介电层20的上表面上。

在另一示例中，如图10所示，所述第一金属层22、所述第二金属层23、所述成核层24、所述种子层25及所述粘附阻挡层26仅位于所述接触孔21内，即所述第一金属层22、所述第二金属层23、所述成核层24、所述种子层25及所述粘附阻挡层26的上表面均与所述介电层20的上表面相平齐。

需要说明的是，图10中所述第二金属层23作为一个整体予以显示，并未具体示意出所述第一电镀层231及所述第二电镀层232。

作为示例，所述第一金属层22直接包覆所述第二金属层23的底部和側壁，所述第二金属层23的高宽比小于所述接触孔21的深宽比。

综上所述，本发明提供一种半导体互连结构及其制备方法，所述半导体互连结构的制备方法包括如下步骤：1)提供一基底，所述基底上形成有介电层，于所述介电层内形成接触孔；2)以低温化学气相沉积的方式至少于所述接触孔的底部和侧壁形成第一金属层，所述第一金属层包括成核层；及3)以包含低电流密度电镀的电镀方式于所述第一金属层上形成第二金属层，所述第二金属层包括种子层，所述第二金属层的电阻率小于所述第一金属层的电阻率。本发明通过先于接触孔内低温形成第一金属层后再形成第二金属层，可以避免在接触孔内填充的金属层内部形成孔洞，从而可以有效降低填充的整体金属层的电阻值；第二金属层的电阻率小于第一金属层的电阻率，可以进一步降低填充的整体金属层的电阻值；第一金属层可以包括钨，第二金属层可以包括铜，现在接触孔内形成钨层，再在接触孔内形成铜层，钨与铜不会相融合，钨可以起到阻挡层的作用，可以避免铜向钨下方的介电层内扩散。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。