阅读说明：本技术 包括接触件和与接触件侧壁交界的导电线的半导体装置 (Semiconductor device including contact and conductive line interfacing with contact sidewall ) 是由 梁起豪 于 2019-08-27 设计创作，主要内容包括：公开了一种半导体装置,包括：衬底；顺序地堆叠在衬底上的第一介电层和第二介电层；接触件,其穿透第一介电层并朝向衬底延伸；以及导电线,其设置在第二介电层中并电连接到接触件。导电线在第一方向上延伸。接触件包括位于第一介电层中的下段和位于第二介电层中的上段。导电线在第二方向上的宽度随着距衬底的距离减小而减小。第二方向与第一方向相交。接触件的上段的侧壁与导电线接触。(Disclosed is a semiconductor device including: a substrate; a first dielectric layer and a second dielectric layer sequentially stacked on the substrate; a contact penetrating the first dielectric layer and extending toward the substrate; and a conductive line disposed in the second dielectric layer and electrically connected to the contact. The conductive lines extend in a first direction. The contact includes a lower section in the first dielectric layer and an upper section in the second dielectric layer. The width of the conductive line in the second direction decreases with decreasing distance from the substrate. The second direction intersects the first direction. The side wall of the upper section of the contact is in contact with the conductive line.)

包括接触件和与接触件侧壁交界的导电线的半导体装置

相关申请的交叉引用

本申请要求于2018年9月11日在韩国知识产权局提交的韩国专利申请No.10-2018-0108392的优先权，该申请的全部内容以引用方式并入本文中。

技术领域

本发明构思涉及半导体装置中的互连结构。

背景技术

半导体装置因为其小尺寸、多功能和/或低制造成本而广泛地应用于电子工业中。半导体装置可以包含用于存储数据的存储器装置、用于处理数据的逻辑装置和用于同时操作各种功能的混合装置。

随着电子工业的先进开发，半导体装置已经越来越多地用于高度集成。由于在限定精细图案的曝光工艺中存在工艺裕度减小的问题，因此，越来越难以制造半导体装置。随着电子工业的先进开发，半导体装置也已经越来越多地用于高速度。已经进行了各种研究以满足半导体装置中的高度集成和/或高速度的需求。

发明内容

根据本发明构思的实施例可以提供一种包括接触件和与接触件侧壁交界的导电线的半导体装置。依据这些实施例，半导体装置可以包括衬底以及顺序地堆叠在衬底上的第一介电层和第二介电层。接触件可以穿透第一介电层并朝向衬底延伸，该接触件可以包括位于第一介电层中的下段和位于第二介电层中的上段。导电线可以在第二介电层中在第一方向上延伸并电连接到接触件。接触件的上段的侧壁与导电线接触。

根据本发明构思的一些示例实施例，半导体装置可以包括衬底以及顺序地堆叠在衬底上的第一介电层和第二介电层。接触件可以穿透第一介电层并朝向衬底延伸。导电线可以设置在第二介电层中并电连接到接触件，其中，导电线在第一方向上延伸，其中，接触件可以包括位于第一介电层中的下段和位于第二介电层中的上段，其中，接触件的上段在第二方向上的宽度随着距衬底的距离减小而增大，第二方向与第一方向相交，其中导电线在第二方向上的宽度随着距衬底的距离减小而减小。

根据本发明构思的一些示例实施例，半导体装置可以包括顺序地堆叠在衬底上的第一介电层和第二介电层以及穿过第一介电层并朝向衬底延伸的接触件。导电线可以位于第二介电层中并电连接到接触件，其中，导电线在第一方向上延伸，其中，接触件包括位于第一介电层中的下段和位于第二介电层中的上段。导电线可以包括凹陷部，所述凹陷部位于导电线的最下表面中并在远离衬底的方向上凹陷，接触件的上段与凹陷部接触。

附图说明

图1A示出了展示根据本发明构思的一些示例实施例的半导体装置的平面图。

图1B示出了沿图1A的线A-A’截取的截面图。

图1C示出了沿图1A的线B-B’截取的截面图。

图1D示出了沿图1A的线C-C’截取的截面图。

图2A、图3A和图4A示出了展示根据本发明构思的一些示例实施例的用于制造半导体装置的方法的平面图。

图2B、图3B和图4B分别示出了沿图2A、图3A和图4A的线A-A’截取的截面图。

图4C示出了沿图4A的线B-B’截取的截面图。

图4D示出了沿图4A的线C-C’截取的截面图。

图5A示出了展示根据本发明构思的一些示例实施例的半导体装置的平面图。

图5B示出了沿图5A的线A-A’截取的截面图。

图6示出了展示根据本发明构思的一些示例实施例的半导体装置的截面图。

具体实施方式

图1A示出了展示根据本发明构思的一些示例实施例的半导体装置的平面图。图1B示出了沿图1A的线A-A’截取的截面图。图1C示出了沿图1A的线B-B’截取的截面图。图1D示出了沿图1A的线C-C’截取的截面图。

参照图1A、图1B、图1C和图1D，第一介电层110和第二介电层120可以顺序地设置在衬底100上。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。衬底100可以在其上设置有晶体管和/或存储器单元。第一介电层110可以包括氧化硅层或氮氧化硅层。第二介电层120可以包括相对于第一介电层110具有蚀刻选择性的材料。例如，第二介电层120可以包括四乙基原硅酸盐(TEOS)。

导电线ML可以设置在第一介电层110上。导电线ML可以设置在第二介电层120中。导电线ML中的每个可以具有在第一方向D1上延伸的棒形状或线形状。第一方向D1可以与衬底100的顶表面平行。导电线ML可以在第二方向D2上彼此间隔开。例如，导电线ML可以在第二方向D2上布置。第二方向D2可以与衬底100的顶表面平行，并可以与第一方向D1相交。导电线ML可以包括铜或铝。

导电线ML中的每个可以包括第一侧壁MLS1和第二侧壁MLS2。第一侧壁MLS1可以与第二侧壁MLS2相对而立。第一侧壁MLS1和第二侧壁MLS2可以在第一方向D1上延伸。第一侧壁MLS1和第二侧壁MLS2中的每个可以具有相对于衬底100的顶表面的斜坡。导电线ML可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而减小。导电线ML可以在第二方向D2上具有最小宽度或第一宽度W1。导电线ML可以在其底部处具有第一宽度W1。导电线ML可以在第二方向D2上具有最大宽度或第二宽度W2。导电线ML可以在其顶部处具有第二宽度W2。第二宽度W2可以大于第一宽度W1。导电线ML可以包括朝向远离衬底100的方向凹陷的凹陷部RS。凹陷部RS可以设置在导电线ML的下部处。

衬底100可以设置有将导电线ML电连接到衬底100的接触件CT。导电线ML可以通过接触件CT电连接到衬底100上的晶体管和/或存储器单元。接触件CT可以穿透第一介电层110并在第三方向D3上延伸。接触件CT可以朝向衬底100延伸。第三方向D3可以与衬底100的顶表面垂直。接触件CT可以包括导电材料。接触件CT可以包括与导电线ML的材料相同或不同的材料。例如，接触件CT可以包括金属或掺杂的硅。

接触件CT中的每个可以包括设置在第一介电层110中的下段CTL和设置在下段CTL上的上段CTU。上段CTU可以设置在第二介电层120中。当从平面上观看时，下段CTL可以被第一介电层110围绕。当从平面上观看时，上段CTU可以被第二介电层120围绕。上段CTU可以与导电线ML接触。上段CTU可以填充导电线ML的凹陷部RS。上段CTU可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而增大。下段CTL可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而减小。上段CTU可以在第二方向D2上具有最小宽度或第三宽度W3。第三宽度W3可以小于导电线ML的第一宽度W1。上段CTU可以在第二方向D2上具有最大宽度或第四宽度W4。第四宽度W4可以大于导电线ML的第一宽度W1。第四宽度W4可以小于导电线ML的第二宽度W2。

接触件CT的上段CTU可以具有顶表面CTUT和第三侧壁CTUS。当从平面上观看时，顶表面CTUT可以具有圆形形状。当从平面上观看时，第三侧壁CTUS可以围绕顶表面CTUT。第三侧壁CTUS可以倾斜为具有相对于衬底100的顶表面的斜坡。第三侧壁CTUS的倾斜可以与第一侧壁MLS1和第二侧壁MLS2的倾斜相反。

顶表面CTUT可以被导电线ML覆盖。例如，顶表面CTUT可以与导电线ML接触。

第三侧壁CTUS可以包括第一部分CTUS1和第二部分CTUS2。第一部分CTUS1可以是连接到接触件CT的顶表面CTUT的部分。第二部分CTUS2可以是连接到接触件CT的下段CTL的部分。第三侧壁CTUS的第一部分CTUS1可以被导电线ML覆盖。例如，第三侧壁CTUS的第一部分CTUS1可以与导电线ML接触。第三侧壁CTUS的第二部分CTUS2可以不被导电线ML覆盖。例如，第三侧壁CTUS的第二部分CTUS2可以不与导电线ML接触。第三侧壁CTUS的第二部分CTUS2可以被第二介电层120覆盖。例如，第三侧壁CTUS的第二部分CTUS2可以与第二介电层120接触。

接触件CT的上段CTU的第三侧壁CTUS可以与导电线ML的第一侧壁MLS1和第二侧壁MLS2接触。第一边界BO1可以被限定为指第三侧壁CTUS与第一侧壁MLS1接触的边界。第二边界BO2可以被限定为指第三侧壁CTUS与第二侧壁MLS2接触的边界。第一侧壁MLS1、第三侧壁CTUS和第二介电层120可以在第一边界BO1处彼此接触。第二侧壁MLS2、第三侧壁CTUS和第二介电层120可以在第二边界BO2处彼此接触。当在平面(见图1A)上观看时，第一边界BO1和第二边界BO2可以是弯曲的。第一边界BO1和第二边界BO2可以将第三侧壁CTUS划分为第一部分CTUS1和第二部分CTUS2。因此，图1B中示出的结构的截面可以在导电线ML和接触件CT的边界处限定沙漏形状。

阻挡层BL可以被设置为共形地覆盖接触件CT的下段CTL的侧壁和底表面。阻挡层BL中的每个可以插设在接触件CT与第一介电层110之间。阻挡层BL可以包括氮化钛。

根据本发明构思的一些示例实施例，因为导电线ML和接触件CT在上段CTU的第三侧壁CTUS处彼此接触，所以可以在导电线ML与接触件CT之间提供相对大的接触面积。结果，可能能够改善导电线ML与接触件CT之间的界面电阻的特性。

图2A、图3A和图4A示出了展示根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图2B、图3B和图4B分别示出了沿图2A、图3A和图4A的线A-A’截取的截面图。图4C示出了沿图4A的线B-B’截取的截面图。图4D示出了沿图4A的线C-C’截取的截面图。

参照图2A和图2B，可以在衬底100上顺序地形成第一介电层110和第三介电层130。第一介电层110可以包括氧化硅层或氮氧化硅层。第三介电层130可以包括相对于第一介电层110具有蚀刻选择性的材料。例如，第三介电层130可以包括四乙基原硅酸盐(TEOS)。

可以在第一介电层110和第三介电层130中形成阻挡层BL和接触件CT。接触件CT可以在第三方向D3上延伸并穿透第一介电层110和第三介电层130。接触件CT中的每个可以包括设置在第一介电层110中的下段CTL和设置在下段CTL上的上段CTU。上段CTU可以设置在第三介电层130中。阻挡层BL可以共形地覆盖接触件CT的底表面和侧壁。

阻挡层BL和接触件CT的形成可以包括：使第一介电层110和第三介电层130图案化；在衬底100的整个表面上共形地形成阻挡材料层；在阻挡材料层上形成接触件材料层；以及执行平坦化工艺以部分地去除阻挡材料层和接触件材料层。可以继续平坦化工艺直到使第三介电层130的顶表面暴露。平坦化工艺可以包括化学机械抛光工艺。阻挡材料层可以包括氮化钛。接触件材料层可以包括导电材料。例如，接触件材料层可以包括金属或掺杂的硅。

参照图3A和图3B，可以执行第一蚀刻工艺以去除第三介电层130。例如，第一蚀刻工艺可以同时地去除第三介电层130、位于第三介电层130中的阻挡层BL以及接触件CT的上段CTU的一部分。对于另一示例，可以执行第一蚀刻工艺以去除第三介电层130，并且之后可以执行第二蚀刻工艺以去除阻挡层BL的暴露部分以及接触件CT的上段CTU的暴露部分的一部分。接触件CT的上段CTU的部分去除可以在接触件CT的上段CTU处限定顶表面CTUT和第三侧壁CTUS。第三介电层130的去除可以使接触件CT的上段CTU暴露。

参照图4A、图4B、图4C和图4D，可以在第一介电层110上形成第二介电层120。第二介电层120可以覆盖接触件CT的上段CTU。第二介电层120可以包括相对于第一介电层110具有蚀刻选择性的材料。例如，第二介电层120可以包括四乙基原硅酸盐(TEOS)。

可以将第二介电层120图案化以形成第二介电层120中的沟槽TR。沟槽TR可以在第一方向D1上延伸。沟槽TR可以在第二方向D2上彼此间隔开。例如，沟槽TR可以在第二方向D2上布置。沟槽TR可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而减小。沟槽TR可以具有侧壁，所述侧壁中的每个具有相对于衬底100的顶表面的斜坡。

沟槽TR可以使接触件CT的上段CTU的顶表面CTUT暴露。接触件CT的上段CTU的第三侧壁CTUS可以具有暴露于沟槽TR的第一部分CTUS1。

返回参照图1A、图1B、图1C和图1D，可以形成导电线ML以填充沟槽TR。导电线ML可以覆盖接触件CT的上段CTU的顶表面CTUT。导电线ML可以覆盖接触件CT的上段CTU的第三侧壁CTUS的第一部分CTUS1。

导电线ML的形成可以包括在衬底100的整个表面上形成导电材料层以及执行平坦化工艺以部分地去除导电材料层。可以继续平坦化工艺直到使第二介电层120的顶表面暴露。平坦化工艺可以包括化学机械抛光工艺。导电材料层可以包括铜或铝。

图5A示出了展示根据本发明构思的一些示例实施例的半导体装置的平面图。图5B示出了沿图5A的线A-A’截取的截面图。在下面的实施例中，将省略与以上参照图1A、图1B、图1C和图1D讨论的技术特征重复的技术特征的详细描述，并且将详细地讨论其不同之处。

参照图5A和图5B，导电线ML可以完全地覆盖接触件CT的上段CTU的第三侧壁CTUS。例如，第三侧壁CTUS可以不与第二介电层120接触。导电线ML可以将第三侧壁CTUS和第二介电层120彼此分离。

导电线ML可以在第二方向D2上具有最小宽度或第五宽度W5。接触件CT的上段CTU可以在第二方向D2上具有最大宽度或第六宽度W6。第五宽度W5和第六宽度W6可以基本相同。

图6示出了展示根据本发明构思的一些示例实施例的半导体装置的截面图。在下面的实施例中，将省略与以上参照图1A、图1B、图1C和图1D讨论的技术特征重复的技术特征的详细描述，并且将详细地讨论其不同之处。

参照图6，衬底100可以被设置为包括第一区域RG1和第二区域RG2。第一区域RG1可以是其上设置有DRAM装置的存储器单元区域。第二区域RG2可以是***电路区域或核心区域。

器件隔离层ST可以设置在衬底100上。器件隔离层ST可以将第一区域RG1和第二区域RG2彼此分离。器件隔离层ST可以在衬底100的第一区域RG1上限定第一有源部分ACT1，并且也可以在衬底100的第二区域RG2上限定第二有源部分ACT2。例如，器件隔离层ST可以包括氧化硅层、氮化硅层或氮氧化硅层。

衬底100的第一区域RG1可以在其上设置有横贯第一有源部分ACT1的第一栅极线GL1。第一栅极线GL1可以在第一方向D1上延伸，并可以沿第二方向D2布置。第一栅极线GL1可以嵌入衬底100的第一区域RG1中。第一栅极线GL1可以包括导电材料。例如，导电材料可以包括掺杂的半导体(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种或多种。

第一栅极介电图案GI1可以插设在第一有源部分ACT1与每条第一栅极线GL1之间。例如，第一栅极介电图案GI1可以包括氧化硅层、氮化硅层或氮氧化硅层。

第一盖图案CP1可以设置在第一栅极线GL1中的每个的顶表面上。例如，第一盖图案CP1可以包括氮化硅层或氮氧化硅层。

第一有源部分ACT1可以在其中设置有第一杂质区域SD1和一对第二杂质区域SD2。该对第二杂质区域SD2可以在第二方向D2上在第一杂质区域SD1两侧彼此间隔开。

第一杂质区域SD1可以设置在一对相邻的第一栅极线GL1之间的第一有源部分ACT1中。第二杂质区域SD2可以设置在位于一对相邻的第一栅极线GL1的相对侧上的第一有源部分ACT1中。第二杂质区域SD2可以在第二方向D2上在一对相邻的第一栅极线GL1两侧彼此间隔开。第一杂质区域SD1可以具有与第二杂质区域SD2的导电类型基本相同的导电类型。

衬底100的第一区域RG1可以在其上设置有覆盖第一有源部分ACT1的第一介电层110。第一介电层110可以包括氧化硅层或氮氧化硅层。

位线BT可以设置在第一介电层110中。位线BT可以在第一方向D1上延伸。位线BT可以电连接到第一杂质区域SD1。例如，位线BT可以包括掺杂的半导体、导电金属氮化物、金属和金属半导体化合物中的一种。第二盖图案CP2可以设置在位线BT上。例如，第二盖图案CP2可以包括氮化硅层或氮氧化硅层。

第一介电层110可以在其中设置有第一接触件CT1和着陆焊盘LP。着陆焊盘LP可以设置在对应的第一接触件CT1上。第一接触件CT1可以电连接到对应的第二杂质区域SD2。第一接触件CT1和着陆焊盘LP可以包括诸如金属或掺杂的硅的导电材料。

电容器CAP可以设置在第一介电层110上。电容器CAP可以包括第一电极LEL1、第二电极LEL2以及位于第二电极LEL2与第一电极LEL1之间的介电层DIL。第一电极LEL1可以设置在对应的着陆焊盘LP上。第一电极LEL1中的每个通过着陆焊盘LP和第一接触件CT1电连接到第二杂质区域SD2。

第一电极LEL1中的每个可以具有包括底板段和从底板段竖直地延伸的侧壁段的圆柱形状(或杯形状)。第一电极LEL1中的每个的底板段和侧壁段可以具有基本相同的厚度。

第一电极LEL1可以包括掺杂的半导体、导电金属氮化物、金属和金属半导体化合物中的一种。例如，第一电极LEL1可以包括金属氮化层，诸如氮化钛(TiN)层、氮化钛硅(TiSiN)层、氮化钛铝(TiAlN)层、氮化钽(TaN)层、氮化钽硅(TaSiN)层、氮化钽铝(TaAlN)层和氮化钨(WN)层。

介电层DIL可以被设置为在第一电极LEL1的表面上具有均匀的厚度。例如，介电层DIL可以包括诸如HfO₂、ZrO₂、Al₂O₃、La₂O₃、Ta₂O₃和TiO₂的高k介电材料。

第二电极LEL2可以设置在介电层DIL上。第二电极LEL2可以覆盖第一电极LEL1，其中介电层DIL介于第二电极LEL2与第一电极LEL1之间。第二电极LEL2可以填充第一电极LEL1内侧的圆柱形状(或杯形状)的部分。第二电极LEL2可以包括掺杂的半导体、导电金属氮化物、金属和金属半导体化合物中的一种。例如，第二电极LEL2可以具有金属氮化物层和半导体层顺序地堆叠的结构。

第二介电层120和第三介电层130可以顺序地堆叠在电容器CAP上。第二介电层120可以包括氧化硅层或氮氧化硅层。第三介电层130可以包括相对于第二介电层120具有蚀刻选择性的材料。例如，第三介电层130可以包括四乙基原硅酸盐(TEOS)。

第二接触件CT2可以被设置为穿透第二介电层120并具有与第二电极LEL2的电连接。第一导电线ML1可以设置在第三介电层130中。第一导电线ML1可以在第一方向D1上延伸。第一导电线ML1可以通过第二接触件CT2电连接到电容器CAP。第一导电线ML1可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而减小。

第二接触件CT2可以包括设置在第二介电层120中的下段CT2L和设置在下段CT2L上的上段CT2U。上段CT2U可以设置在第三介电层130中。上段CT2U可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而增大。上段CT2U可以具有被第一导电线ML1覆盖的顶表面。上段CT2U可以具有被第一导电线ML1部分覆盖的侧壁。

衬底100的第二区域RG2可以在其上设置有横贯第二有源部分ACT2的第二栅极线GL2。第二栅极线GL2可以在第一方向D1上延伸。第二栅极线GL2可以包括导电材料。例如，导电材料可以包括掺杂的半导体(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种或多种。

第二栅极介电图案GI2可以插设在第二有源部分ACT2与第二栅极线GL2之间。例如，第二栅极介电图案GI2可以包括氧化硅层、氮化硅层或氮氧化硅层。

栅极分隔件GS可以设置在第二栅极线GL2的相对侧壁上。栅极分隔件GS可以在第二方向D2上在第二栅极线GL2两侧彼此间隔开。栅极分隔件GS可以包括氧化硅层、氮化硅层或氮氧化硅层。

第三盖图案CP3可以设置在第二栅极线GL2的顶表面上。例如，第三盖图案CP3可以包括氮化硅层或氮氧化硅层。

一对第三杂质区域SD3可以设置在第二有源部分ACT2中。一对第三杂质区域SD3可以在第二方向D2上在第二栅极线GL2两侧彼此分隔开。第三杂质区域SD3可以具有彼此基本相同的导电类型。

第一介电层110、第二介电层120和第三介电层130可以顺序地堆叠在衬底100的第二区域RG2上。

第三接触件CT3可以被设置为穿透第一介电层110和第二介电层120并具有与第三杂质区域SD3的电连接。第二导电线ML2可以设置在第三介电层130中。第二导电线ML2可以在第一方向D1上延伸。第二导电线ML2可以通过第三接触件CT3电连接到第三杂质区域SD3。第二导电线ML2可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而减小。

第三接触件CT3可以包括设置在第一介电层110和第二介电层120中的下段CT3L以及设置在下段CT3L上的上段CT3U。上段CT3U可以设置在第三介电层130中。上段CT3U可以具有在第二方向D2上的宽度，该宽度可以随着距衬底100的距离减小而增大。上段CT3U可以具有被第二导电线ML2覆盖的顶表面。上段CT3U可以具有被第二导电线ML2部分覆盖的侧壁。

根据本发明构思，接触件的上段的侧壁可以与导电线接触，这可以导致接触件与导电线之间的界面电阻特性的改善。

尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明，但是本领域技术人员将理解的是，在没有脱离本发明构思的技术精神和基本特征的情况下，可以做出各种改变和修改。本领域技术人员将显而易见的是，在没有脱离本发明构思的范围和精神的情况下，可以对其进行各种取代、修改和改变。