阅读说明：本技术 集成电路存储器及其形成方法 (Integrated circuit memory and forming method thereof ) 是由 江文湧 林仕杰 于 2018-09-10 设计创作，主要内容包括：本发明提供了一种集成电路存储器及其形成方法,通过在对应同一有源区的两条字线之间的沟槽隔离结构中形成绝缘结构,且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数,从而减小了对应同一有源区的两条所述字线之间的寄生电容,提高了集成电路存储器的性能和稳定性。(The invention provides an integrated circuit memory and a forming method thereof.A trench isolation structure between two word lines corresponding to the same active region is formed with an insulation structure, and the dielectric constant of the material of the insulation structure is smaller than that of the material of the trench isolation structure, thereby reducing the parasitic capacitance between the two word lines corresponding to the same active region and improving the performance and the stability of the integrated circuit memory.)

集成电路存储器及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种集成电路存储器及其形成方法。

背景技术

现有的集成电路存储器芯片通常包括若干个存取晶体管，为了缩小集成电路存储器的面积以达到最大的集成化，通常采用沟槽型的晶体管结构，且可以在一个有源区中制作两个共用漏极的晶体管以进一步缩小面积且降低生产成本。但是这样一来，两个晶体管之间的距离非常近，其字线之间会产生较大的寄生电容，影响器件的性能和稳定性。

发明内容

本发明的目的在于提供一种集成电路存储器及其形成方法，通过减小对应同一有源区的两个字线之间的电介质的介电常数来降低这两个字线之间的寄生电容，从而改善器件的性能和稳定性。

为了达到上述目的，本发明提供了一种集成电路存储器，其特征在于，所述集成电路存储器包括：

衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出多个有源区，

多条平行排布的字线，形成于所述衬底中，并且所述字线与相应的所述有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交；

多个绝缘结构，形成在所述沟槽隔离结构中，并位于对应同一有源区的两条字线之间，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数。

可选的，多个所述有源区呈阵列式排布，并且同一列中的多个所述有源区均与相同的两条字线相交，以使同一列中相邻的两个所述有源区与所述两条字线围绕出一绝缘区域在所述沟槽隔离结构中，所述绝缘结构形成在所述沟槽隔离结构的所述绝缘区域中。

可选的，所述绝缘结构包括形成于一绝缘沟槽中的绝缘材料层，所述绝缘材料层的材料的介电常数小于4。

可选的，所述绝缘结构还包括应力缓冲层，所述应力缓冲层覆盖所述绝缘沟槽的侧壁及底壁，所述绝缘材料层形成于所述应力缓冲层上并填充所述绝缘沟槽。

可选的，所述绝缘材料层的材料包括游离氧化硅材料、硅碳氧化物、氟硅玻璃、掺碳玻璃及有机聚合物中的一种或多种。

可选的，在所述字线的延伸方向上，相邻两个所述绝缘结构之间相隔一个所述有源区。

可选的，所述有源区用于形成所述集成电路存储器的两个存储单元，每个所述有源区中均形成有一漏区和两个源区，两个所述源区分别位于所述漏区的两侧，每个所述存储单元中具有一个存取晶体管，两个所述存取晶体管共用所述漏区。

本发明还提供了一种集成电路存储器的形成方法，包括：

提供衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出多个沿第一方向延伸的有源区；

形成多个绝缘沟槽在所述沟槽隔离结构中，多个所述绝缘沟槽沿着第二方向排布，并且排布在同一直线上的多个绝缘沟槽所对应的虚拟连线与所述有源区相交；

填充绝缘材料层于所述绝缘沟槽中，以构成绝缘结构，所述绝缘材料层的材料的介电常数小于所述沟槽隔离结构的材料的介电常数；以及，

形成多条沿着所述第二方向延伸的字线在所述衬底中，所述字线与相应的有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交，其中对应同一有源区的两条字线在所述沟槽隔离结构中分别位于所述绝缘结构的两侧。

可选的，形成多个所述绝缘结构的步骤包括：

形成沿第二方向延伸的第一掩膜层于所述衬底上，所述第一掩膜层中形成有对应绝缘区域及部分所述有源区的第一开口，所述绝缘区域用于形成所述绝缘结构；

刻蚀所述第一开口下方的绝缘区域，以形成多个沿所述第二方向排布的绝缘沟槽于所述沟槽隔离结构中；以及，

填充绝缘材料层于所述绝缘沟槽中以构成所述绝缘结构。

可选的，填充所述绝缘材料层于所述绝缘沟槽中以构成所述绝缘结构步骤包括：

形成应力缓冲层于所述绝缘沟槽的侧壁及底壁；以及，

形成所述绝缘材料层于所述应力缓冲层上，所述绝缘材料层填充所述绝缘沟槽，所述应力缓冲层与所述绝缘材料层共同构成所述绝缘结构。

可选的，形成所述第一掩膜层的步骤包括：

形成沿第二方向延伸的第二掩膜层于所述衬底上，所述第二掩膜层覆盖字线区域；

形成第三掩膜层于所述衬底上，所述第三掩膜层临接所述第二掩膜层并与所述第二掩膜层构成所述第一掩膜层；

以及，形成所述绝缘结构之后，形成所述字线于所述衬底中的步骤包括：

填充第四掩膜层于所述第一开口中，并去除所述第二掩膜层，以形成对应所述字线区域的第二开口；

刻蚀所述第二开口下方的字线区域，以形成字线沟槽于所述衬底中；

形成字线于所述字线沟槽中。

可选的，所述第四掩膜层的材料与所述第三掩膜层的材料相同。

在本发明提供的集成电路存储器及其形成方法中，通过在对应所述有源区的两条字线之间的沟槽隔离结构中形成绝缘结构，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数，从而减小了同一有源区对应的两条所述字线之间的寄生电容，提高了集成电路存储器的性能和稳定性。

附图说明

图1为本发明实施例提供的集成电路存储器的俯视图；

图2为本发明实施例提供的集成电路存储器图1中D-D’沿高度方向剖切开得到的局部剖视图；

图3为本发明实施例提供的集成电路存储器的形成方法的流程图；

图4-图12为本发明实施例提供的采用所述集成电路存储器的形成方法形成的半导体结构的局部剖视图；

其中，附图标记如下：

1-衬底； 11-沟槽隔离结构； 12-有源区， 121-漏区， 122-源区；

2-字线； 21-字线沟槽；

3-绝缘结构； 31-绝缘沟槽； 32-绝缘材料层；

41-第二掩膜层； 42-第五掩膜层；

43-第三掩膜层； 44-第四掩膜层；

51-第一开口； 52-第二开口；

a-第一方向； b-第二方向。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1及图2为本实施例提供的集成电路存储器的结构示意图，如图1及图2所示，所述集成电路存储器包括衬底1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11定义出多个有源区12；多条平行排布的字线2，形成于所述衬底1中，且所述字线2与相应的所述有源区12相交并延伸至所述沟槽隔离结构11中，每个所述有源区12均与两条所述字线2相交；多个绝缘结构3，形成于所述沟槽隔离结构11中，且所述绝缘结构3的材料的介电常数小于所述沟槽隔离结构11的材料的介电常数。

为了便于描述，本文中将对应同一有源区12的两条所述字线2定义为相邻的两条字线2，不对应所述同一有源区12的所述字线2均不相邻，例如图1中具有三对相邻的字线2。

具体的，请参阅图1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11隔开相邻的所述有源区12，使所述有源区形成多行多列的阵列分布，所述沟槽隔离结构11通常包括形成于所述隔离沟槽中的氧化硅层，所述有源区12的周围被所述沟槽隔离结构11包围，每个所述有源区12包括两个源区121及一漏区122，所述漏区122位于两个所述源区121之间，多条平行排布的字线2位于所述衬底1中，且每个所述有源区12均被相邻两条所述字线2穿过，其中，相邻两条所述字线2分别穿过所述有源区12中源区121与所述漏区122之间的部分，以隔开每个所述源区121与所述漏区122，在每个所述有源区中形成两个存取晶体管，所述两个存取晶体管共用所述漏区122。

进一步，请参阅图2、图8及图9，所述绝缘结构3位于每个所述有源区12两侧的沟槽隔离结构11中，并位于相邻的两条所述字线2之间。具体的，多个所述有源区12呈阵列式排布，并且同一列中的多个所述有源区12均与相同的两条字线2相交，以使同一列中相邻的两个所述有源区12与所述两条字线2围绕出一绝缘区域在所述沟槽隔离结构11中，所述绝缘结构3形成在所述沟槽隔离结构11的所述绝缘区域中。

所述绝缘结构3包括形成于一绝缘沟槽31中的绝缘材料层32，所述绝缘材料层32的材料为低K材料，其介电常数小于4，例如是游离氧化硅材料、硅碳氧化物、氟硅玻璃、掺碳玻璃及有机聚合物中的一种或多种。可以理解的是，由于所述绝缘结构3的材料为低K材料，且位于相邻的两条字线2之间，因此可以有效的降低相邻的两条所述字线2之间的寄生电容，从而提高了器件的性能。

进一步，如图2所示，所述绝缘结构3较所述字线2可以更下沉于所述衬底1，并且，在所述字线2的延伸方向(即第二方向b)上，相邻两个所述绝缘结构3之间相隔一个所述有源区12(即对应同一有源区12的两条所述字线2之间除了所述漏区122以外全部为所述绝缘结构3)，以使所述绝缘结构3的面积更大，能够进一步降低相邻的两条所述字线2之间的寄生电容。

可选的，所述绝缘结构3还可以包括以应力缓冲层(未示出)，所述应力缓冲层覆盖所述绝缘沟槽31的侧壁及底壁，所述绝缘材料层32形成于所述应力缓冲层上并填充所述绝缘沟槽31，以起到缓冲和匹配膜层之间应力的作用。

如图3所示，本实施例提供了一种集成电路存储器的形成方法，包括：

S1：形成多个绝缘沟槽在所述沟槽隔离结构中，多个所述绝缘沟槽沿着第二方向排布，并且排布在同一直线上的多个绝缘沟槽所对应的虚拟连线与所述有源区相交；

S2：填充绝缘材料层于所述绝缘沟槽中，以构成绝缘结构，所述绝缘材料层的材料的介电常数小于所述沟槽隔离结构的材料的介电常数；

S3：形成多条沿着所述第二方向延伸的字线在所述衬底中，所述字线与相应的有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交，其中对应同一有源区的两条字线在所述沟槽隔离结构中分别位于所述绝缘结构的两侧。

具体的，请参阅图1，提供所述衬底1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11定义出多个沿第一方向a延伸的所述有源区12，即每个所述有源区12的周围被所述沟槽隔离结构11围绕，以使多个所述有源区12相互隔离，每个所述有源区12中均形成有一漏区122和两个源区121，两个所述源区121分别位于所述漏区122的两侧，所述有源区用于形成所述集成电路存储器的两个存储单元，每个所述存储单元内具有一个存取晶体管，两个所述存取晶体管共用所述漏极122。

接着，如图4-图8所示，在所述衬底1上形成沿第二方向b延伸的第一掩膜层，并以所述第一掩膜层为掩膜以形成所述绝缘沟槽31。具体的，形成所述第一掩膜层的步骤包括：首先如图4所示，形成第二掩膜层41于所述衬底1上，所述第二掩膜层41覆盖所述衬底1中对应字线区域的部分，所述字线区域用于形成字线，可以理解的是，所述第二掩膜层41呈条状并沿所述第二方向b延伸；接着如图5所示，形成沿所述第二方向b延伸的第五掩膜层42于所述衬底1上，所述第五掩膜层42覆盖相邻的两个所述字线区域之间的衬底1；接着如图6所示，形成沿所述第二方向b延伸的第三掩膜层43于所述衬底1上，所述第三掩膜层43邻接所述第二掩膜层41并覆盖剩余的所述衬底1；最后如图7所示，刻蚀以去除所述第五掩膜层42，保留所述第二掩膜层41及所述第三掩膜层43形成第一掩膜层，可以理解的是，由于所述第五掩膜层42被去除后，所述第五掩膜层42覆盖的区域被打开形成第一开口51，可以看作是所述第一掩膜层中形成的所述第一开口51，所述第一开口51同时露出所述漏区122及绝缘区域，所述绝缘区域用于形成所述绝缘结构。

接下来，如图8所示，以所述第一掩膜层为掩膜，刻蚀所述绝缘区域，以形成绝缘沟槽31于所述沟槽隔离结构11中，所述绝缘沟槽31可以贯穿整个所述沟槽隔离结构11，也可以不贯穿所述沟槽隔离结构11，本发明不作限制。如图9所示，在所述绝缘沟槽31中填充低K材料以形成绝缘材料层32，最终构成所述绝缘结构3。

可以理解的是，如图1及图8所示，由于所述第一开口51还对应所述漏区122，刻蚀所述绝缘区域形成所述绝缘沟槽31时，需要选择对漏区122的材料及沟槽隔离结构11的材料具有高选择比的刻蚀剂，从而刻蚀所述沟槽隔离结构11产生所述绝缘沟槽31但是对所述漏区122的影响很小，使形成的所述绝缘沟槽31排布在所述漏区122的两侧。

作为优选的方案，在形成所述隔离材料层32之前，还可以先形成应力缓冲层于所述绝缘沟槽31的侧壁及底壁；然后再形成所述绝缘材料层32于所述应力缓冲层上，所述绝缘材料层32填充所述绝缘沟槽31，所述应力缓冲层与所述绝缘材料层32共同构成所述绝缘结构3，所述应力缓冲层可以起到应力匹配及缓冲的作用，使各膜层之间的稳定性更好。

进一步，如图10所示，为了形成所述字线，可以采用沿所述第二方向b延伸的第四掩膜层44将所述第一开口51给填满。然后直接去除所述第二掩膜层41，形成第二开口52，所述第二开口52对应所述字线区域。

最后如图11-图12所示，以所述第三掩膜层43及所述第四掩膜层44为掩膜，刻蚀所述字线区域，形成字线沟槽21，然后再在所述字线沟槽21中形成字线2，可选的，所述字线2均包括栅极介质层和栅极导电层，所述字线沟槽21形成于所述衬底1中，并穿过所述漏区122和所述源区121之间的部分，所述栅极介质层覆盖所述字线沟槽21的侧壁及底壁，所述栅极导电层形成于所述栅极介质层上并填充在所述字线沟槽21中。最后去除所述第三掩膜层43及所述第四掩膜层44，形成如图2所示的半导体结构。

进一步，所述第三掩膜层43与所述第四掩膜层44的材料可以相同，以实现去除所述第二掩膜层41保留所述第三掩膜层43与所述第四掩膜层44的效果。

可以理解的是，本实施例中由于所述第一掩膜层由所述第二掩膜层41及第三掩膜层43构成，在形成所述绝缘结构3之后再形成所述字线2时，直接剥离所述第二掩膜层41后即可形成所述字线2，不必再形成新的掩膜层，从而简化了工艺，也可以理解为，形成本实施例中的绝缘结构3时，不需要在原来的工艺中重新设计新的光罩，在工艺较为简单的基础上，器件的性能能够大大提升。

综上，在本发明实施例提供的集成电路存储器及其形成方法中，通过在对应所述有源区的两条字线之间的沟槽隔离结构中形成绝缘结构，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数，从而减小了同一有源区对应的两条所述字线之间的寄生电容，提高了集成电路存储器的性能和稳定性。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。