具体实施方式

以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，而非进行限制。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。而且，在下面的描述中，在第二处理之前的第一处理的执行可以包括其中在第一处理之后立即执行第二处理的实施例，亦可以包括其中可以在第一和第二处理之间执行附加处理的实施例和流程。为了简单和清楚起见，可用不同比例来任意绘制各种特征。此外，在下面的描述中，第一特征在第二特征之上可以包括其中第一和第二特征直接接触形成的实施例，并且还可以包括其中在第一、第二特征之间形成一附加特征的实施例，使得第一特征和第二特征可以不直接接触。

此外，为了便于描述，在本文中可以使用诸如“在...下方”，“在...下方”，“在...下方”，“在上方”，“在上方”之类的空间相对用词。如图所示，该特征或特征与另一个或多个元素或特征的关系。除了在图中描述的方位之外，空间相对用词还意图涵盖设备在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“之下”的元件将被定向为在其他元件或特征“之上”。因此，示例性用词“在…下方”可以包括“在…上方”和“在…下方”两个方位。该装置可用其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。更进一步，当用“大约”，“近似”等描述数字或数字范围时，该用词涵盖在该数字的某些变化(例如+/-10％或其他变化)内的数字。除非另有说明，根据本文公开的具体技术，可根据本领域技术人员的知识来描述本发明。例如，用词“约5nm”可以涵盖“4.5nm至5.5nm”或是“4.0nm至5.0nm”等尺寸范围。

本公开总体上涉及半导体装置。更具体地，本公开涉及具有与其集成(Integrated)的反熔丝(或反熔丝元件)的半导体装置。在本公开中，用词“反熔丝(Anti-Fuse)”和“熔丝(Fuse)”可互换使用。传统上，反熔丝是使用晶体管来实现的，其崩溃路径(Breakdown Path)通常是从晶体管的栅极(Gate)至晶体管的通道(Channel)或晶体管的漏极(Drain)。但是，这样的反熔丝可能会受到晶体管尺寸缩小的不利影响。例如，在某些设计中，当晶体管变小或变为三维时(例如在FinFET或栅极全环(Gate-all-around)装置中)，此类反熔丝的可靠性和操作边际亦可能会受到影响。另外，在生产线前端(Front End ofLine，FEOL)和生产线中端(Middel End of Line，MEOL)流程中实施的流程更改有时会对反熔丝的性能产生不利影响。本公开的目的是克服这样的问题。特别地，本公开提供了一种新型的反熔丝，其在金属层处和在晶体管上方来实现。在本公开的实施例中，一种熔丝结构提供两个熔丝元件，其具有垂直堆叠的熔丝元件以减小细胞尺寸，并且每个熔丝元件的二端都是金属板。一旦进行编程(Programming)，新熔丝的端子之间的电阻将变得非常小(金属与金属之间)，这比传统的熔丝小得多。在传统的熔丝中，硅通道(Silicon Channel)位于导电路径(Conducting Path)中，且其电阻比金属更高。如此一来，新熔丝的读取电流(ReadCurrent)高于传统熔丝。在本公开的一些实施例中，一个熔丝元件(Fuse Cell)具有两个并联连接的熔丝元件(Fuse Element)，这提高了其可编程性的可靠性。由于新型熔丝是在金属层上实现的，因此晶体管和熔丝的调整可以被解耦合(De-coupled)，从而为调节熔丝的编程电压提供了更大的自由度。新型熔丝的这些和其他方面将在以下结合图1A-图1C、图2作进一步讨论。参考图1A至图24，其示出了根据一些实施例的半导体装置200的示意性，操作性，横截面且/或布局图。

在一些实施例中，装置200是IC芯片(Chip)，芯片上系统(System on Chip，SoC)或其一部分的一部分，其包括各种被动(Passive)和主动(Active)的微电子装置，例如：电阻器(Resistor)、电容器(Capacitor)、电感器(Inductor)、二极管(Diode)、p型场效应晶体管(p-type Field Effect Transistor，PFET)、n型场效应晶体管(n-type Field EffectTransistor，NFET)、鳍式场效晶体管(Fin Field-Effect Transistor，FinFET)、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(Metal-OxideSemiconductor Field Effect Transistors，MOSFET或MOS FET)、互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)晶体管、双极性接面型晶体管(Bipolar Junction Transistor，BJT)、横向扩散MOS(Laterally Diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管，或其他合适的组件或其组合。在一些实施例中，装置200包括非易失性存储器(Non-Volatile Memory，NVM)，例如：非易失性随机存取存储器(Non-Volatile Random Access Memory，NVRAM)、快闪存储器(Flash Memory)、电子抹除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory，EEPROM)、电子可编程只读存储器(Electrically Programmable Read Only Memory，EPROM)，或其他合适的存储类型或其组合。为了清楚起见，已经简化了图1A-图24，以更好理解本公开的发明构思。可以在装置200中添加其他功能，并且在装置200的其他实施例中可以替换，修改或消除以下描述的某些功能。

图1A是显示根据本公开的装置200的电路图，其中装置200包括一熔丝阵列(FuseArray)并包括四个熔丝元件(Fuse Cell)(故为一2x2阵列)。每一熔丝元件包括一控制器(Control Device)202和一熔丝元件204T或204B。熔丝元件是连接至多条字元线(WordLine)WL和多条位元线(Bit Line)BL。在图1A的熔丝阵列中，有四个控制器202是依横列(Row)和直栏(Column)来排列，依其X坐标(栏)和Y坐标(列)来命名，分别为202(X,Y)、202(X+1,Y)、202(X,Y+1)，以及202(X+1,Y+1)。例如，X、Y的每一者可为0或是任一正整数。图1A的熔丝阵列可以是装置200的一较大熔丝阵列的一部分。每一控制器202具有一栅极端(GateTerminal)、一源极端(Source Terminal)，以及一漏极端(Drain Terminal)。位于同一列上的控制器202的栅极端皆连接至同一字元线。例如，控制器202(X,Y)和控制器202(X+1,Y)的栅极端都连接至同一字元线WL-Y，而控制器202(X,Y+1)和控制器202(X+1,Y+1)的栅极端都连接至同一字元线WL-Y+1。位于同一栏上的控制器202的漏极端皆连接至同一位元线。例如，控制器202(X,Y)和控制器202(X,Y+1)的漏极端都连接至同一位元线BL-X，而控制器202(X+1,Y)和控制器202(X+1,Y+1)的漏极端都连接至同一位元线BL-X+1。控制器202的源极端皆连接至熔丝元件204，其将于下面作详细介绍。图1A的实施例的控制器202可皆为N型金属氧化物半导体场效应晶体管(N-type Metal-Oxide Semiconductor Field EffectTransistors，NMOSFET)。抑或，控制器202可皆为P型金属氧化物半导体场效应晶体管(P-type Metal-Oxide Semiconductor Field Effect Transistors，PMOSFET)。

在图1A的熔丝阵列中，可具有四个熔丝元件(亦即，两对)，命名为204T(X,Y)、204B(X,Y)、204T(X,Y+1)、204B(X,Y+1)。在以下的进一步讨论中(如图2所示)，熔丝元件204T(X,Y)是垂直地堆叠于熔丝元件204B(X,Y)的顶部，以形成一对标记为204(X,Y)的熔丝元件，而熔丝元件204T(X,Y+1)是垂直地堆叠于熔丝元件204B(X,Y+1)的顶部，以形成另一对标记为204(X,Y+1)的熔丝元件。同一栏中相邻的二个控制器202会共用一对熔丝元件204。每一熔丝元件204T或204B具有二端。此二端的一者是连接至相关控制器202的源极端，而此二端的另一者是连接至一编程线(Program Line)。图1A中有两条编程线“Program line-Y”和“Program line-Y+1”。通过设定相关的位元线和字元线至特定电压，每一控制器202可以被选择出来。编程线可以在特定期间内设定至特定电压，使得相关的熔丝元件204可被编程。

在图1B的一示例中，控制器202(X,Y)可被选择，而编程线Program line-Y可用于编程熔丝元件204B(X,Y)。一旦进行编程，熔丝元件204B(X,Y)的二端会短路(Shorted)，使得熔丝元件204B(X,Y)变成一低电阻路径(Low Resistance Path)(像是一低电阻电阻器)，其可将编程线Program line-Y连接至控制器202(X,Y)的源极端。在图1B的示例中，未被编程的熔丝元件204T(X,Y)可维持为一开路(Open Circuit)(或一高电阻路径)。

图1C是显示根据本公开的一实施例的熔丝阵列的操作，其中控制器202为N型金属氧化物半导体场效应晶体管(NMOSFETs)。字元线、位元线，以及编程线皆被设定为特定电压，以编程或读取熔丝元件204。为了编程一熔丝元件，所选择的(或相关联的)编程线被设定为一高电压V_P(例如，在一实施例中高电压V_P是高于2.5V)，所选择的字元线被设定为介于高电压V_P的1/4至1/2之间的一电压，以启动(Turn On)相关联的控制器202，而所选择的位元线则被设定为一低电压，例如：0V。在此同时，未被选择的编程线和字元线则被设定为一低电压(例如：0V，或是在一实施例中的其他既定低电压)，而未被选择的位元线被设定为介于高电压V_P的1/4至1/2之间的一电压。特别是，熔丝元件204B(X,Y)是关联于(或被选择)编程线Program line-Y、字元线WL-Y，以及位元线BL-X；熔丝元件204T(X,Y)是关联于编程线Program line-Y、字元线WL-Y，以及位元线BL-X+1；熔丝元件204B(X,Y+1)是关联于编程线Program line-Y+1、字元线WL-Y+1，以及位元线BL-X；而熔丝元件204T(X,Y+1)是关联于编程线Program line-Y+1、字元线WL-Y+1，以及位元线BL-X+1。

例如，为了编程熔丝元件204B(X,Y)，编程线Program line-Y可被设定为高电压V_P，字元线WL-Y被设定为介于高电压V_P的1/4至1/2之间的一电压，位元线BL-X被设定为一低电压，例如：0V，编程线Program line-Y+1和字元线WL-Y+1可被设定为一低电压，而位元线BL-X+1可被设定为介于高电压V_P的1/4至1/2之间的一电压。

为了读取一熔丝元件，所选择的编程线被设定为一电压V_R(例如，在一实施例中电压V_R可为0.75V，而在各种实施例中电压V_R可介于0.6V至1.2V之间)，所选择的字元线被设定为低于或等于电压V_R的一电压，而所选择的位元线则被感测(例如：由一感测放大器来进行感测)，以检测出此熔丝元件的阻抗(Impedance)。在此同时，未被选择的编程线和字元线则可被设定为一低电压(例如：0V，或是在一实施例中的其他既定低电压)，而未被选择的位元线可被设定为0V、一既定低电压，或是留待浮接状态(Floating)。例如，为了读取熔丝元件204B(X,Y)，编程线Program line-Y可被设定为一高电压V_R，字元线WL-Y被设定为低于或等于高电压V_R的一电压，编程线Program line-Y+1和字元线WL-Y+1可被设定为一低电压，而位元线BL-X+1可被感测，以检测出熔丝元件204B(X,Y)的阻抗。若熔丝元件被感测或检测为具有低阻抗，则熔丝元件应已为短路(或成功编程)。反之，若熔丝元件被感测或检测为具有高阻抗，则熔丝元件应尚未编程或是编程失败。

在一些实施例中，控制器202为P型金属氧化物半导体场效应晶体管(PMOSFETs)，而图1C中施加于字元线和位元线的电压会被调整为适用于PMOS的操作。例如，为了在这些实施例中编程一熔丝元件，所选择的编程线被设定为一高电压V_P(例如，在一实施例中高电压V_P是高于2.5V)，所选择的字元线被设定为一低电压，例如：0V，或是其他既定低电压，以启动相关联的控制器202，而所选择的位元线则被设定为介于高电压V_P的1/4至1/2之间的一电压。在此同时，未被选择的编程线和位元线则被设定为一低电压(例如：0V，或是在一实施例中的其他既定低电压)，而未被选择的字元线被设定为介于高电压V_P的1/4至1/2之间的一电压。例如，为了在这些实施例中读取一熔丝元件，所选择的编程线被设定为一电压V_R(例如，在一实施例中电压V_R可为0.75V，而在各种实施例中电压V_R可介于0.6V至1.2V之间)，所选择的字元线被设定为0V或其他既定的低电压，而所选择的位元线则被感测(例如：由一感测放大器来进行感测)，以检测出此熔丝元件的阻抗(Impedance)。在此同时，未被选择的编程线则可被设定为一低电压(例如：0V，或是在一实施例中的其他既定低电压)，未被选择的字元线可被设定为高电压V_R，而未被选择的位元线可被设定为0V、一既定低电压，或是留待浮接状态(Floating)。

图2是显示装置200的剖面图，特别是一对熔丝元件204T、204B(一起标记为204)。此对熔丝元件204T、204B是以三层金属板(Metal Plate)250、252、254所共同实施，并可由二个绝缘体(Insulator)251、253所分隔开来。特别是，熔丝元件204B包括金属板250、252，其可由绝缘体251所分隔开；而熔丝元件204T包括金属板252、254，其可由绝缘体253所分隔开。金属板252是由熔丝元件204T、204B两者共用。通过将熔丝元件204B和204T彼此垂直地堆叠，本公开可改良熔丝细胞密度(Fuse Cell Density)。

此对熔丝元件204可位于一金属互连层(Metal Interconnect Layer)206_x当中，例如：金属层4(或M4，其中x＝4)、金属层5(或M5，其中x＝5)，或是其他金属互连层。在以下讨论当中，“金属互连层”和“互连层(Interconnect Layer)”的用语可互换地作使用。在一些实施例中，此对熔丝元件204可位于一互连层206_x当中，其是高于金属层3(或M3)，故可以使用下面的互连层，例如：金属层1(或M1)、金属层2(或M2)，以及金属层3(或M3)，来实现去往/来自(from/to)熔丝元件204的布线(Routing)的一部分。互连层206_x包括一或多个介电层(Dielectric Layer)207_x、金属线(Metal Line)210(例如：金属线210-1、210-3)，以及贯通元件(Via，亦可称为导电通孔)208(例如：贯通元件208-2、208-3)，其中贯通元件208是内嵌于介电层207_x当中。熔丝元件204亦可内嵌于介电层207_x当中，并连接至金属线和贯通元件。在一展示实施例中，互连层206_x是设置于另一互连层206_x-1之上。例如，若互连层206_x为M4层(亦即，x＝4)，则互连层206_x-1可为M3层。与互连层206_x相似，互连层206_x-1包括一或多个介电层(Dielectric Layer)207_x-1、金属线(Metal Line)210(例如：金属线210-1)，以及贯通元件(Via)208(例如：贯通元件208-1)，其中贯通元件208是内嵌于介电层207_x-1当中。互连层206_x和互连层206_x-1皆可设置于一基板(Substrate)201上。在各种实施例中，装置200更可包括一或多个互连层，其是设置于互连层206_x-1和基板201之间。在一些实施例中，装置200更可包括一或多个互连层，其是位于互连层206_x之上。另外，装置200更可包括源/漏极接触点(Source/Drain Contact)、栅极接触点(Gate Contact)、源/漏极接触点贯通元件(Source/Drain Contact Via)，以及栅极贯通元件(Gate Contact Via)，用于提供电性连接(Electrically Connectivity)给基板201中的各种晶体管及其他装置。

在一些实施例中，基板201包括硅(Si)基板，例如一硅晶圆(Silicon Wafer)。抑或，基板201可以包括另一半导体，例如锗(Ge)；化合物半导体(Compound Semiconductor)，例如：碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)，以及磷化铟(InP)；或是合金半导体(Alloy Semiconductor)，例如：硅锗(SiGe)、碳化硅锗(SiGeC)、磷化砷化镓(GaAsP)，以及磷化铟镓(GaInP)；或是上述的组合。在又一替代方案中，基板201包括一绝缘体上硅(Silicon-on-Insulator，SOI)基板上的一半导体。

基板201包括主动装置(Active Device)，例如：p型场效晶体管(PFET)、n型场效晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极性(Bipolar)晶体管、高压晶体管(High Voltage Transistor)，以及高频晶体管(High Frequency Transistor)。前述的晶体管可以是平面化晶体管(Planar Transistor)或是多栅极晶体管(Multi-Gate Transistor)，例如：FinFETs、纳米线(Nanowire)FET，以及纳米片(Nanosheet)FET。晶体管通常包括源/漏极端(Source/Drain Terminal)和栅极端(Gate Terminal)。基板201更可包括被动元件，例如：电阻器(Resistor)、电容器(Capacitor)，以及电感器(Inductor)。例如，控制器202(图1A)可实施于基板201之中或之上，而在一些实施例中，每一控制器202可以是一平面晶体管或是一多栅极晶体管。

基板201还可包括一或多个隔离结构(Isolation Structure)，用于隔离各种晶体管、电阻器、电容器，以及电感器。隔离结构可以包括浅沟槽隔离(Shallow TrenchIsolation)、深沟槽隔离(Deep Trench Isolation)、场氧化物(Field Oxide)、硅的局部氧化(Local Oxidation of Silicon，LOCOS)或其他合适的结构；并可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)，掺杂氟的硅酸盐玻璃(Fluoride-doped Silicate Glass，FSG)、低k值介电材料(Low-k Dielectric Material)且/或其他合适的绝缘材料。基板201还可包括在各种晶体管、电阻器、电容器，以及电感器之上的一个或多个介电层。例如，一或多个介电层可包括氮化硅(Si₃N₄)、氮氧化硅(SiON)，具有氧(O)或碳(C)元素的氮化硅、掺杂或未掺杂的硅酸盐玻璃，氧化硅且/或其他材料。

在一些实施例中，介电层207_x和207_x-1可以具有相同或相似的成分，并且包括一些材料，例如：原硅酸四乙酯(Tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃(Un-doped Silicate Glass)、诸如硅酸硼磷硅酸盐玻璃(Borophosphosilicate GlassBPSG)的类的掺杂硅氧化物(Doped Silicon Oxide)、氟化物掺杂的二氧化硅玻璃(Fluoride Doped Silica Glass，FSG)、磷硅酸盐玻璃(Phosphosilicate Glass PSG)、掺硼的二氧化硅玻璃(Boron Doped Silica Glass，BSG)且/或其他合适的介电材料。可以通过等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)制程、可流动化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)制程，或是其他合适的沉积技术来沉积介电层207_x和207_x-1。

每一贯通元件208可以包括一导电阻挡层(Conductive Barrier Layer)，以及在导电阻挡层上方的的一金属填充层(Metal Fill Layer)。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)，或是导电氮化物(Conductive Nitride)，例如：氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)，或是上述的组合，并且可以通过CVD，PVD，ALD且/或其他合适的制程来形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的制程来形成。在一些实施例中，在贯通元件208中亦可省掉导电阻挡层。

每一金属线210可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、氮化钽(TaN)或其他金属，并可通过CVD、PVD、ALD、电镀，或是其他合适的制程来沉积。类似于贯通元件208，在一些实施例中，金属线210可以进一步包括一导电阻挡层，而此导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)，或是或导电氮化物，例如：氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)，或上述的组合。可以通过镶嵌制程(Damascene Process)、双镶嵌制程(Dual-damascene Process)、金属图案化制程(Metal Patterning Process)，或是其他合适的制程来形成金属线210和贯通元件208。

仍参考图2，在一实施例中，每个金属板250、252、254包括基于氮化钛(TiN)的金属或金属化合物。抑或，金属板250、252、254的每一者包括单种金属或多种金属的堆叠，其中单种或多种金属是由Ti、TiN、Ni、Mo、Pt、Co、Ru、W、TaN、Cu，或其组合中选择出。金属板250、252、254的每一者可以通过CVD、PVD、ALD、电镀或其他合适的制程来形成。在一些实施例中，底部金属板250和顶部金属板254各自具有小于200埃的厚度，例如：约介于30埃至200埃的范围内。在一些实施例中，中间金属板252的厚度是约介于30埃至200埃的范围内。在本实施例中，顶部金属板254是较中间金属板252和底部金属板250皆更小。中间金属板252和底部金属板250延伸超过顶部金属板254的一部分可提供一着陆区(Landing Area)给贯通元件208-2。

绝缘体251、253的每一者包括一电介质材料或多个电介质材料的堆叠。在一些实施例中，绝缘体251、253的每一者包括选自以下的材料：SiO₂、SiOC、SiON、SiOCN、Si₃N₄、碳掺杂的SiO₂、氮掺杂的SiO₂、碳和氮掺杂的SiO₂、HfO₂、Ta₂O₅、TiO₂、ZrO₂、Al₂O₃、Y₂O₃，或是上述的组合。可以使用CVD、ALD，或是其他合适的方法来沉积绝缘体251、253的每一者。在一些实施例中，绝缘体251、253的每一者的厚度在约介于5埃至50埃的范围内。前述厚度是考虑当对熔丝元件204进行编程时，足以使绝缘体251、253发生崩溃所需的电压来进行设计。如果绝缘体251和253太厚(例如：厚度超过)，则可使绝缘体251、253发生崩溃的所需电压对装置200而言可能太高。如果绝缘体251或253太薄(例如：厚度小于)，则熔丝元件204的操作可能变得不稳定或不可靠。熔丝元件204(包括金属板250、252、254，以及绝缘体251、253)的各种特征可以通过如上所述的沉积法来形成，例如：干式蚀刻(Dry Etching)、反应离子蚀刻(Reactive Ion Etching)，或是其他合适的蚀刻制程。

图2更显示根据一实施例的熔丝阵列的熔丝元件204和其他元件之间的物理及电性连接(例如：控制器202和编程线)。在此实施例中，底部金属板250是直接连接至互连层206_x-1中的金属线210-1。金属线210-1是设置于一贯通元件208-1上，其中贯通元件208-1是电性连接至一控制器202的源极端，例如：控制器202(X,Y)或202(X,Y+1)，其是实施于基板201之中或之上。虽然未显示于图2中，但贯通元件208-1和控制器202的源极端是经由金属部件(Metal Feature)作连接，例如：金属线、贯通元件，以及接触点。中间金属板252是直接连接至互连层206_x中的贯通元件208-2。贯通元件208-2是设置于金属线210-2之下，并连接至互连层206_x中的金属线210-2，其中互连层206_x是电性连接至编程线。虽然未显示于图2中，但金属线210-2和编程线是经由金属部件作连接，例如：金属线和贯通元件。顶部金属板254是直接连接至互连层206_x中的贯通元件208-3。贯通元件208-3是设置于金属线210-3之下，并连接至互连层206_x中的金属线210-3，其中互连层206_x是电性连接至另一控制器202的源极端，例如：控制器202(X+1,Y)或202(X+1,Y+1)，其是实施于基板201之中或之上。虽然未显示于图2中，但金属线210-3和控制器202的源极端是经由金属部件作连接，例如：金属线、贯通元件，以及接触点。同样地，通过垂直堆叠熔丝元件204T和204B，本公开可提供高密度的熔丝元件，但每一熔丝元件204T和204B可以被单独及分开地编程，从而提供了很大的设计灵活性。

如图1A-图1C的讨论，每一熔丝元件204T和204B皆可被编程(或短路)，其可通过于特定期间内施加特定电压至相关的编程线、字元线，或是位元线来达成的。当一熔丝元件被成功编程后，绝缘体251或253将会因施加于夹合(Sandwich)各个绝缘体的金属板上的电压而发生崩溃。例如，当熔丝元件204B被成功编程时，绝缘体251会因为施加于金属板252和250上的电压而发生崩溃，并变为一低电阻路径以供电流通过。相似地，当熔丝元件204T被成功编程时，绝缘体253会因为施加于金属板252和254上的电压而发生崩溃，并变为一低电阻路径以供电流通过。

熔丝元件204、贯通元件208-1、208-2、208-3，以及金属线210-1、210-2、210-3可位于装置200的一熔丝区域(Fuse Region)之内。图2亦展示出位于一非熔丝区域(Non-fuseRegion)内的金属线和贯通元件，其包括一贯通元件208-21、位于互连层206_x-1内的一金属线210-21，以及位于互连层206_x内的一贯通元件208-22和一金属线210-22。贯通元件208-22是设置于金属线210-21之上。贯通元件208-22是较熔丝区域内的贯通元件208-2和208-3更高(或更长)，其中熔丝区域是直接落在金属板252、254、金属线210-22、210-2、210-3，而它们可具有相同的厚度(垂直尺寸)。

图3更显示根据一实施例的熔丝阵列的熔丝元件204和其他元件之间的物理及电性连接(例如：控制器202和编程线)。图3的实施例的许多特征皆与图2的实施例相同，故此二图会有相似的元件标示。前述共同特征包括：互连层206_x、互连层206_x-1、介电层207_x和207_x-1、贯通元件208、金属线210、金属板250、252、254，以及绝缘体251、253。为了简化起见，这些特征不再重复描述。另外为了简化，基板201未显示于图3当中。

如图3所示，底部金属板250未直接连接至互连层206_x-1中的金属线或贯通元件。相反地，底部金属板250是直接连接至互连层206_x中的一贯通元件208-7，然后经由互连层206_x中的一金属线210-6和一贯通元件208-6、互连层206_x-1中的一金属线210-4和一贯通元件208-4，最后再连接至一控制器202的源极端，例如：控制器202(X,Y)或202(X,Y+1)，其是实施于基板201之中或之上。顶部金属板254和第二控制器202的源极端之间的连接关系亦与此相似。换言之，顶部金属板254是直接连接至互连层206_x中的一贯通元件208-9，然后经由互连层206_x中的一金属线210-8和一贯通元件208-10、互连层206_x-1中的一金属线210-5和一贯通元件208-5，最后再连接至一控制器202的源极端，例如：控制器202(X+1,Y)或202(X+1,Y+1)，其是实施于基板201之中或之上。中间金属板252是直接连接至互连层206_x中的一贯通元件208-8，然后经由互连层206_x中的一金属线210-7，最后再连接至编程线。在图3所展示的实施例中，所有与金属板250、252、254的直接连接皆位于相同的互连层206_x中。另一方面，直接落在金属板250、252、254上的贯通元件208-7、208-8、208-9，其长度会较未直接落在互连层206_x中的金属板250、252、254上的其他贯通元件来得更短。另外，顶部金属板254是较中间金属板252更小，而中间金属板252则是较底部金属板250更小。底部金属板250延伸超过中间金属板252的一部分可提供一着陆区给贯通元件208-7。中间金属板252延伸超过顶部金属板254的一部分可提供一着陆区给贯通元件208-8。

图4是显示装置200中的一示例熔丝阵列的特定信号线的布线(Routing)图。在此示例中，熔丝阵列为一4x4阵列，亦即每一列上有四个控制器202且每一栏上亦有四个控制器202。控制器202是显示为图中的一“细胞(Cell)”。一对(Pair)熔丝元件204是由相邻的二个细胞所共用。熔丝元件204的每一对皆包括一熔丝元件204T，其是垂直堆叠(VerticallyStack)于另一熔丝元件204B之上，如第2、3图所示。在此示例的熔丝阵列中有四条编程线：Program line-1、Program line-2、Program line-3、Program line-4。每一编程线包括一信号线260，其是布线于熔丝元件204所在的同一互连层当中(例如：第2、3图所示的互连层206_x)。因此，信号线260亦可被称为“细胞内(In-cell)”的编程线。例如，信号线260可以是图2中的金属线210-2，或是图3中的金属线210-7。每一编程线还包括一信号线262，其可布线于一互连层当中(例如：互连层206_x-1，或是更低的互连层)，其中此互连层是位于熔丝元件204所在的互连层之下(例如：互连层206_x)。信号线262最终可连接至装置200中的一选择器(Selector)或一驱动器电路(Driver Circuit)。信号线260、262可经由金属着陆垫(Metal Landing Pad)或贯通元件(例如：贯通元件208)来互相连接。细胞内的编程线260在此示例中可以水平地作布线(沿着“x”方向)。在一实施例中，细胞内的编程线260可布在一互连层当中(亦即，M4层或更高的互连层)，其是位于装置200的第三互连层之上。在此示例熔丝阵列中有四条字元线WL1、WL2、WL3、WL4，其是水平地进行布线(沿着“x”方向)。在一实施例中，这些字元线亦可布在装置200的晶体管之上的第二互连层当中(亦即：M2互连层)。这些字元线最终可连接至装置200中的选择器或驱动器电路。在此示例熔丝阵列中有四条位元线BL1、BL2、BL3、BL4，其是垂直地进行布线(沿着“y”方向)。在一实施例中，这些位元线亦可布在装置200的晶体管之上的第一互连层当中(亦即：M1互连层)。这些位元线最终可连接至大地(Ground)，或是依据熔丝阵列来进行操作的感测放大器(Sense Amplifier)。

图5是说明根据一实施例中图1A的熔丝阵列的一部分的布局(Layout)图。特别是，图5是显示用于熔丝元件204(X,Y)的各种金属部件的布局图。下方的控制器202(X,Y)和202(X,Y+1)是以虚线框(Dashed Box)表示它们共享一边界(“细胞边界”)。图5由俯视图显示出，金属板250和252具有相同的尺寸和形状且彼此完全重叠(亦即，它们是共延伸的(Coextensive))，而顶部金属板254是小于金属板250和252，并是由金属板250和252所包围。从顶部金属板254的边缘至金属板252和250的边缘尚有一些净空区(Clearance)。位元线BL-X和BL-X+1是垂直地布线(沿“y”方向)。(细胞内)编程线和字元线WL是水平地布线(沿“x”方向)。在一实施例中，位元线BL-X和BL-X+1在M1互连层中作布线，字元线WL在M2互连层(亦即，M1互连层正上方的互连层)中作布线，而(细胞内)编程线210-2在M4互连层或更高的互连层(亦即，M4互连层、M5互连层等等)中作布线。

图6、图7是显示分别沿着图5中的“横截面切割-1(Cross-section cut-1)”线和“横截面切割-2(Cross-section cut-2)”线的装置200的截面图。图6与图2的熔丝区域内具有相同部件，为简单起见省略其描述。图7的一些部件，包括：熔丝元件204、金属线210-1和210-3，以及贯通元件208-3，皆与图2的熔丝区域内所示的部件相同。图7更进一步说明金属线210-3是连接到互连层206_x中的贯通元件208-11，且贯通元件208-11是设置于互连层206_x-1中的金属线210-9之上。

图8是说明根据一实施例中图1A的熔丝阵列的一部分的布局图。特别是，图8是显示用于熔丝元件204(X,Y)的各种金属部件的布局图。下方的控制器202(X,Y)和202(X+1,Y)是以虚线框表示它们共享一边界(“细胞边界”)。图8由俯视图显示出，底部金属板250是大于中间金属板252，而中间金属板252是大于顶部金属板254。中间金属板252在三个侧面上由顶部金属板250包围，并与金属板250共用一侧面(也参考第9图，其示出了金属板252的一侧是垂直对准金属板250的一侧)。顶部金属板254是由中间金属板252所完全包围。从顶部金属板254的边缘至金属板252和250的边缘尚有一些净空区(Clearance)。位元线BL-X和BL-X+1是垂直地布线(沿“y”方向)。(细胞内)编程线和字元线WL是水平地布线(沿“x”方向)。在一实施例中，位元线BL-X和BL-X+1在M1互连层中作布线，字元线WL在M2互连层(亦即，M1互连层正上方的互连层)中作布线，而(细胞内)编程线210-7在M4互连层或更高的互连层(亦即，M4互连层、M5互连层等等)中作布线。

图9、图10、图11是显示分别沿着图8中的“横截面切割-3(Cross-section cut-1)”线、“横截面切割-4(Cross-section cut-4)”线，以及“横截面切割-5(Cross-section cut-5)”线的装置200的截面图。图9、图10、图11与图3的熔丝区域内具有相同部件，为简单起见省略其描述。

图12是说明根据另一实施例中图1A的熔丝阵列的一部分的布局图。特别是，图12是显示用于熔丝元件204(X,Y)的各种金属部件的布局图。下方的控制器202(X,Y)和202(X+1,Y)是以虚线框表示它们共享一边界(“细胞边界”)。图12由俯视图显示出，底部金属板250是大于中间金属板252，而中间金属板252是大于顶部金属板254。中间金属板252在三个侧面上由顶部金属板250包围，并与金属板250共用一侧面(也参考第13图，其示出了金属板252的一侧是垂直对准金属板250的一侧)。顶部金属板254是由中间金属板252所完全包围。从顶部金属板254的边缘至金属板252和250的边缘尚有一些净空区(Clearance)。位元线BL-X和BL-X+1是垂直地布线(沿“y”方向)。(细胞内)编程线和字元线WL是水平地布线(沿“x”方向)。在一实施例中，位元线BL-X和BL-X+1在M1互连层中作布线，字元线WL在M2互连层(亦即，M1互连层正上方的互连层)中作布线，而(细胞内)编程线210-7在M4互连层或更高的互连层(亦即，M4互连层、M5互连层等等)中作布线。

图13、图14、图15是显示分别沿着图12中的“横截面切割-6(Cross-section cut-6)”线、“横截面切割-7(Cross-section cut-7)”线，以及“横截面切割-8(Cross-sectioncut-8)”线的装置200的截面图。图13、图14、图15与图3的熔丝区域内具有相同部件，为简单起见省略其描述。

图16A是说明根据另一实施例中的装置200的一熔丝阵列(一2x1阵列)。本实施例是与图1A的实施例所述者相同，但有一不同点。在图1A所示的实施例中，一熔丝细胞包括一控制器202和一熔丝元件204T或204B，但相邻的两个熔丝细胞202共用一对熔丝元件204T和204B。在图16A所示的实施例中，一熔丝细胞包括一控制器202和一对熔丝元件204T和204B，其中熔丝元件204T和204B是并联于编程线和控制器202的源极线之间。图16A显示两个这样的熔丝细胞。实际上，一对熔丝元件204T和204B可被同时编程且被感测(或被读取)为一个熔丝单元(Fuse Unit)。如果它们中的至少一者被成功编程，则在编程线和控制器202的源极端之间会建立一短路。此赋予熔丝操作非常高的可靠度。在图16B的示例中，熔丝元件204T和204B皆被成功编程，并可产生于编程线和控制器202的源极端之间所并联连接的低电阻路径(亦即，电阻器)。这是一般情况。在图16C的示例中，熔丝元件204T被成功编程并提供一低电阻路径，但是熔丝元件204B则未能被编程并且保持一开路。此类情况通常不会发生。然而，即使在这种情况下，编程线亦可也经由低电阻路径(亦即，在这种情况下可经由中间金属板252和顶部金属板254)连接至控制器202的源极端，并且熔丝细胞(或熔丝单元)操作亦被视为是成功的。

图17是说明装置200的一熔丝阵列(一2x2阵列)，其中每一熔丝细胞包括一控制器202和一对熔丝元件204T和204B，其中熔丝元件204T和204B是并联于编程线和控制器202的源极端之间。同一列中的熔丝细胞可共用一共同编程线(Common Program Line)。同一栏中的熔丝细胞可共用一共同位元线(Common Bit Line)。其他方面皆与图2相同，但在图16A中为了简单起见将之省略。

图18是显示根据一实施例中图16A的熔丝细胞的一部分的横截面图。图18的实施例的许多特征皆与图2的实施例相同，故此二图会有相似的元件标示。前述共同特征包括：基板201、互连层206_x、互连层206_x-1、介电层207_x和207_x-1、贯通元件208、金属线210、金属板250、252、254，以及绝缘体251、253。为了简化起见，这些特征不再重复描述。在图18的实施例中，装置200还包括互连层206_x中的一贯通元件208-12。贯通元件208-12是物理且电性地将金属线210-3连接至金属线210-1，因此能将顶部金属板254和底部金属板250短路在一块。

图19是说明根据一实施例中图17的熔丝阵列的一部分的布局图。特别是，图19是显示用于熔丝元件204(X,Y)的各种金属部件的布局图。下方的控制器202(X,Y)是以虚线框表示一边界(“细胞边界”)。图19由俯视图显示出，底部金属板250是大于中间金属板252，而中间金属板252是大于顶部金属板254。从顶部金属板254的边缘至中间金属板252的边缘尚有一些净空区。另外，从中间金属板252的边缘至底部金属板250的边缘亦有一些净空区。位元线BL-X是垂直地布线(沿“y”方向)。(细胞内)编程线和字元线WL是水平地布线(沿“x”方向)。在一实施例中，位元线BL-X在M1互连层中作布线，字元线WL在M2互连层(亦即，M1互连层正上方的互连层)中作布线，而(细胞内)编程线210-2在M4互连层或更高的互连层(亦即，M4互连层、M5互连层等等)中作布线。

图20、图21是显示分别沿着图19中的“横截面切割-9(Cross-section cut-9)”线和“横截面切割-10(Cross-section cut-10)”线的装置200的截面图。图20、图21与图18的熔丝区域内具有相同部件，为简单起见省略其描述。

图22是显示装置200中的一示例熔丝阵列的特定信号线的布线图，其中熔丝细胞包括一控制器202和一对熔丝元件204(亦即，204T和204B)，可如图16A所述者。在此示例中，熔丝阵列为一4x4阵列，亦即每一列上有四个控制器202且每一栏上亦有四个控制器202。控制器202是显示为图中的一“细胞”。一对熔丝元件204是与一细胞并联。熔丝元件204的每一对皆包括一熔丝元件204T，其是垂直堆叠于另一熔丝元件204B之上，如图18所示。图22的其他方面皆与图4相同，例如：编程线的布线(包括信号线262、260)、字元线，以及位元线。

图23显示根据一实施例中的控制器202的布局图。控制器202包括沿“y”方向纵向取向的一主动区域280，以及沿垂直于“y”方向的“x”方向来纵向取向的一栅极电极(GateElectrode)282。栅极电极282可接合(Engage)主动区域282以形成一金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，主动区域280可以是半导体材料的一区块(Block)，或是半导体材料的多个鳍(Fin)。在一实施例中，栅极电极282可以是高k值金属栅极(High-k Metal Gate)。控制器202还包括设置于主动区域280的一源极区域(Source Region)中的一源极接触点(Source Contact)，以及设置于主动区域280的一漏极区域(Drain Region)中的一漏极接触点(Drain Contact)。控制器202还包括一贯通元件(第一级贯通元件，via1)，其可将源极接触点连接至一熔丝元件的顶部金属板254或底部金属板250。控制器202还包括另一贯通元件(第一级贯通元件，via1)，其可将漏极接触点连接至位元线。出于隔离的目的，装置200还包括在控制器202的边界处的假性栅极(Dummy Gate)或介电栅极(Dielectric Gate)。

图24是显示根据一实施例中的装置200的一部分的横截面图。如图所示，基板201包括井区(Well Region)和主动区域(例如：掺杂有n型或p型掺杂剂)。主动区域是通过介电栅极且/或其他隔离部件来彼此分离。控制器202的源极区域和漏极区域皆设置于主动区域中。栅极电极(或栅极)是设置于主动区域上方以形成一金属氧化物半导体场效应晶体管(MOSFET)。接触点是设置在金属氧化物半导体场效应晶体管的源极端和漏极端上。此外，栅极电极可经由贯通元件VG连接至M1互连层中的金属线，而源极和漏极接触点可经由贯通元件V1连接至M1互连层中的金属线。即使未于第24图中显示，装置200还包括M1互连层上的多个互连层，例如：M2层、M3层、M4层，以及M5层等等。例如，根据一实施例，栅极电极的一者可电性连接至设置于M2层中的一字元线，而源极接触点的一者可电性连接至设置于M4层中的一熔丝元件204的一顶部或底部金属板。

尽管非出于限制性，但是本公开的一个或多个实施例为集成电路及其形成提供了许多好处。例如，本公开的实施例提供了一种新型的反熔丝(或熔丝)，其在金属层处以及在晶体管上方实现。新的熔丝结构为两个熔丝细胞提供了垂直堆叠的熔丝元件，以减小细胞尺寸，而每个熔丝元件的二端均为金属板。新的反熔丝结构在编程和读取时均能提供非常可靠的操作。利用这种新的熔丝结构，可以使晶体管和熔丝的调整能解耦合，从而为调节熔丝的编程电压提供了更大的自由度。本公开的实施例已可整合到现有的制程当中。

在一方面，本公开是关于一种半导体结构，包括：一第一晶体管和一第二晶体管，其中该第一晶体管和该第二晶体管的每一者各具有一源极端、一漏极端，以及一栅极端；一编程线；一第一金属板，设置于该第一晶体管和该第二晶体管之上；一第一绝缘体，设置于该第一金属板之上；一第二金属板，设置于该第一绝缘体之上；一第二绝缘体，设置于该第二金属板之上；以及一第三金属板，设置于该第二绝缘体之上，其中该第一金属板、该第一绝缘体，以及该第二金属板形成一第一反熔丝元件，其中该第二金属板、该第二绝缘体，以及该第三金属板形成一第二反熔丝元件，其中该第一晶体管的该源极端是电性连接至该第一金属板，该第二晶体管的该源极端是电性连接至该第三金属板，而该编程线是电性连接至该第二金属板。

在一些实施例中，该半导体结构还包括：一第一位元线，电性连接至该第一晶体管的该漏极端；以及一第二位元线，电性连接至该第二晶体管的该漏极端。在一些实施例中，该半导体结构还包括：一字元线，电性连接至该第一晶体管和该第二晶体管的所述栅极端。

在一些实施例中，该第一金属板、该第二金属板，以及该第三金属板的每一者皆包括钛、氮化钛、镍、钼、铂、钴、钌、钨、氮化钽、铜，或其组合。在一些实施例中，该第一绝缘体和该第二绝缘体的每一者皆包括SiO₂、SiOC、SiON、SiOCN、Si₃N₄、碳掺杂的SiO₂、氮掺杂的SiO₂、碳和氮掺杂的SiO₂、介电金属氧化物，或其组合。在一些实施例中，该第一绝缘体和该第二绝缘体的每一者的厚度皆约介于5埃至50埃之间。

在一实施例中，该第一金属板是设置于一第一金属线之上并与该第一金属线作物理性接触，该第一金属线是电性连接至该第一晶体管的该源极端，该第三金属板是设置于一第二金属线之下并经由一贯通元件连接至该第二金属线，该第二金属线是电性连接至该第二晶体管的该源极端，而该第一金属线和该第二金属线是设置于相邻的二互连层当中。在进一步的实施例中，该第二金属板是设置于一第三金属线之下并经由另一贯通元件连接至该第三金属线，而该第二金属线和该第三金属线是设置于同一互连层当中。

在另一实施例中，该第一金属板是设置于一第一金属线之上，该第一金属线是电性连接至该第一晶体管的该源极端，该第一金属板是设置于一第二金属线之下并经由一第一贯通元件连接至该第二金属线，该第二金属线是经由一第二贯通元件连接至该第一金属线，而该第一金属线和该第二金属线是设置于相邻的二互连层当中。在进一步的实施例中，该第三金属板是设置于一第三金属线之上，该第三金属线是电性连接至该第二晶体管的该源极端，该第三金属板是设置于一第四金属线之下并经由一第三贯通元件连接至该第四金属线，该第四金属线是经由一第四贯通元件连接至该第三金属线，而该第三金属线和该第四金属线是设置于相邻的二互连层当中。在进一步的另一实施例中，该第二金属板是设置于一第五金属线之下并经由一第五贯通元件连接至该第五金属线，其中该第二金属线、该第四金属线，以及该第五金属线是设置于同一互连层当中，而其中该第一金属线和该第三金属线是设置于同一互连层当中。

在一些实施例中，该半导体结构还包括：堆叠的多个金属层，设置于第一晶体管和该第二晶体管之上，其中该第一金属板、该第一绝缘体、该第二金属板、该第二绝缘体，以及该第三金属板是设置于一第一金属层和一第二金属层之间并位于所述金属层中的该第一金属层的正上方，而所述金属层中的至少二者是位于该第一金属层之下。

在另一示例方面，本公开是关于一种半导体结构，包括：一第一晶体管和一第二晶体管，其中该第一晶体管和该第二晶体管的每一者各具有一源极端、一漏极端，以及一栅极端；一字元线导体，电性连接至该第一晶体管和该第二晶体管的所述栅极端；一编程线导体；以及垂直堆叠的一对反熔丝元件，包括一第一金属板、一第二金属板，以及一第三金属板，其中该第一金属板、该第二金属板，以及该第三金属板是堆叠设置于该第一晶体管和该第二晶体管之上并彼此由多个绝缘体所分开，该第一晶体管的该源极端是电性连接至该第一金属板，该第二晶体管的该源极端是电性连接至该第三金属板，而该编程线导体是电性连接至该第二金属板。

在一些实施例中，该半导体结构还包括：一第一位元线，电性连接至该第一晶体管的该漏极端；以及一第二位元线，电性连接至该第二晶体管的该漏极端。在一些实施例中，该第一金属板、该第二金属板，以及该第三金属板的每一者皆包括钛、氮化钛、镍、钼、铂、钴、钌、钨、氮化钽、铜，或其组合。在一些实施例中，所述绝缘体包括SiO₂、SiOC、SiON、SiOCN、Si₃N₄、碳掺杂的SiO₂、氮掺杂的SiO₂、碳和氮掺杂的SiO₂、HfO₂、Ta₂O₅、TiO₂、ZrO₂、Al₂O₃、Y₂O₃，或是其组合。

在一些实施例中，该半导体结构还包括：垂直堆叠的多个金属层，设置于第一晶体管和该第二晶体管之上，其中所述反熔丝元件是设置于所述金属层的相邻二者之间。

在又另一示例方面，本公开是关于一种半导体结构，包括：一第一晶体管，具有一源极端、一漏极端，以及一栅极端；一字元线导体，电性连接至该第一晶体管的该栅极端；一位元线导体，电性连接至该第一晶体管的该漏极端；一编程线导体；以及垂直堆叠的一对反熔丝元件，包括垂直堆叠的三个金属板，其中所述金属板是彼此由多个绝缘体所分开，该第一晶体管的该源极端是电性连接至所述金属板的最上者和最下者，而该编程线导体是电性连接至所述金属板的中间者。

在一实施例的该半导体结构中，所述金属板的每一者皆包括钛、氮化钛、镍、钼、铂、钴、钌、钨、氮化钽、铜，或其组合。在另一实施例的该半导体结构中，所述绝缘体皆包括SiO₂、SiOC、SiON、SiOCN、Si₃N₄、碳掺杂的SiO₂、氮掺杂的SiO₂、碳和氮掺杂的SiO₂、介电金属氧化物，或其组合。

前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。