具有高电阻率热障壁的存储器装置
阅读说明：本技术 具有高电阻率热障壁的存储器装置 (Memory device with high resistivity thermal barrier ) 是由 D·R·埃科诺米 郑鹏园 于 2020-04-28 设计创作，主要内容包括：本申请案涉及具有高电阻率热障壁的存储器装置。在一些实例中,障壁材料可以定位于存储器单元区、氧化物区和/或硅穿孔TSV上方。所述障壁可包含所述存储器单元区上方的第一区和所述TSV上方的第二区。可对所述障壁施加例如等离子体处理的工艺,这可导致所述第一区和第二区具有不同热电阻率(例如,不同密度)。因此,由于所述不同热电阻率,所述存储器单元可热隔绝于在所述存储器装置中生成的热能。(The present application relates to memory devices having high resistivity thermal barriers. In some examples, a barrier material may be positioned over the memory cell regions, the oxide regions, and/or the through-silicon vias TSVs. The barrier may include a first region over the memory cell region and a second region over the TSV. A process, such as a plasma treatment, may be applied to the barrier wall, which may result in the first and second regions having different thermal resistivities (e.g., different densities). Thus, the memory cell can be thermally isolated from thermal energy generated in the memory device due to the different thermal resistivities.)
交叉参考
本专利申请案要求2019年5月1日由Economy等提交的标题为“具有高电阻率热障壁的存储器装置(MEMORY DEVICE WITH HIGH RESISTIVITY THERMAL BARRIER)”的第16/400,927号美国专利申请案的优先权，所述美国专利申请案让与给本受让人且明确地以全文引用的方式并入本文中。
技术领域
技术领域涉及具有高电阻率热障壁的存储器装置。
背景技术
下文大体上涉及具有存储器装置的系统，且更具体来说涉及具有高电阻率热障壁的存储器装置。
存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似物等各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可包含易失性存储器单元或非易失性存储器单元。非易失性存储器单元可维持其所存储逻辑状态很长一段时间，甚至在不存在外部电源的情况下也是如此。易失性存储器装置单元除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。
在一些情况下，存储器装置可在存储器单元上执行存取操作(例如，读取操作或写入操作)。执行存取操作可在存储器单元处或附近生成热量。生成的热量可耗散到例如存储器单元等附近组件上，并且在一些情况下可干扰其它存储器单元存储的状态。
发明内容
描述了一种设备。所述设备包含：多个柱，其位于衬底上方，所述多个柱中的每一个包括存储器单元；氧化物区，其位于所述衬底上方；通孔，其穿过所述氧化物区延伸到所述衬底；障壁材料，其位于至少所述多个柱、所述氧化物区和所述通孔上方，所述障壁材料包括具有第一密度的第一区段和具有第二密度的第二区段；以及存取线，其位于所述障壁材料上方且经配置以与所述存储器单元中的每一个通信。
描述了一种方法。所述方法包含：形成氧化物材料；形成多个柱，所述多个柱中的至少一个与所述氧化物材料接触；形成穿过所述氧化物材料的一部分的通孔；在所述多个柱、所述氧化物材料和所述通孔上方形成障壁材料，所述障壁材料包括在至少所述多个柱上方的第一区段和在至少所述通孔上方的第二区段；以及将等离子体施加于所述障壁材料的所述第一区段以将所述第一区段的密度从第二密度改变到第一密度，所述第二区段具有所述第二密度。
描述了一种设备。所述设备包含：柱，其包括存储器单元且位于衬底上方；氧化物区，其位于所述衬底上方且与所述柱接触；通孔，其与所述氧化物区接触且穿过所述氧化物区延伸到所述衬底；障壁材料，其包括第一区段和第二区段，所述第一区段具有第一电阻率且与至少所述柱接触，且所述第二区段具有第二电阻率且与至少所述通孔接触；以及存取线，其与所述障壁材料接触且经配置以向所述存储器单元传送信令。
附图说明
图1说明根据如本文中揭示的实例的包含支持高电阻率热障壁的存储器单元阵列的实例存储器装置。
图2说明根据如本文中揭示的实例的支持高电阻率热障壁的存储器阵列的实例。
图3至5说明根据如本文中揭示的实例的具有高电阻率热障壁的存储器装置的实例。
图6说明根据如本文中揭示的实例的支持具有高电阻率热障壁的存储器装置的制造过程的实例。
图7A和7B说明根据如本文中揭示的实例的支持具有高电阻率热障壁的存储器装置的等离子体施加过程的实例。
图8至10示出说明根据如本文中揭示的实例的支持具有高电阻率热障壁的存储器装置的一或多个方法的流程图。
具体实施方式
存储器装置可包含一或多个自选存储器单元，其包括布置成堆叠的若干组件，例如单元组件。所述一或多个单元组件可与例如电极等其它组件接触。在一些情况下，最外电极可与障壁(例如，氮化钨硅(WSiN)障壁)接触，所述障壁又可与存取线(例如，字线或数字线)接触。障壁可经配置以防止最外电极与对应存取线之间的分子扩散(例如，障壁可为扩散障壁的实例)。另外，障壁可经配置以允许一或多个电信号(例如，编程信号)通过障壁。
然而，将信号(例如，编程信号或其它信号)施加于存储器单元可在存储器单元处生成热能(例如，热量，例如潜热)，所述热能可朝向位于周围区域中的存储器单元耗散或耗散到其上。在一些情境中，生成热能的存储器单元可称为入侵单元，且热能耗散到其上的存储器单元可称为受害单元。热能可通过(例如，经由)例如数字线或字线等与存储器单元耦合的导热材料朝向受害单元耗散或耗散到其上。当热能朝向受害单元耗散或耗散到其上时，热能可造成受害单元转变由受害单元存储的一或多个状态，这可称为热干扰。障壁可经配置以至少部分地使存储器单元热隔绝于导热材料。障壁的导热性可至少部分地取决于障壁的密度(例如，WSiN的较高密度可导致较高导热性，较高导热性又可带来较大量的热干扰)。然而，在一些实例中，具有高导热性或低密度的障壁可阻碍某些信号从与存储器装置相关联的电路传送到一或多个存储器单元。举例来说，此类信号可从电路传送，通过通孔(例如，硅穿孔(TSV)、互连件)，且到与存储器单元耦合的存取线。虽然减少存储器单元之间的热干扰(例如，通过使用障壁)可为有益的，但以相对很少的干扰向存取线传送信号也可为有益的。
为了减轻热干扰和/或稳定障壁的电阻率，可形成障壁材料的低密度部分，其经配置以为自选存储器单元提供隔热。可通过沉积障壁材料(例如，经由物理气相沉积(PVD))且对沉积的障壁材料施加等离子体处理来形成低密度部分。将等离子体施加于障壁材料可在障壁材料的暴露表面处形成低密度部分。在一些情况下，仅作为实例，可从二氮和氦气分子产生等离子体。在障壁材料是WSiN的情况下，低密度部分也可为WSiN。但低密度部分相对于沉积的障壁材料可具有更大比例的钨-氮键。另外或替代地，低密度部分相对于沉积的障壁材料可具有更低比例的钨-硅键。这些比例可减小所处理部分的密度，稳定电阻率，相对于剩余沉积障壁材料增加电阻率，或其组合，这可减少存储器单元的热干扰而不会阻碍信号传送到与存储器单元耦合的存取线。
本发明的特征一开始在存储器装置的上下文中加以描述。随后在存储器阵列、各种存储器装置、制造过程和等离子体施加过程的上下文中描述具体实例。进一步通过与具有高电阻率热障壁的存储器装置相关的设备图式和流程图来说明且参考其来描述本发明的这些和其它特征。
图1说明根据本发明的实例的实例存储器装置100。存储器装置100还可被称作电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因此，应了解示出存储器装置100的组件和特征以说明功能相互关系，而不是其中存储器装置100内的实际物理位置。
在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102，但本文中的教示还可用以形成2D(单个叠组)存储器阵列(在其它装置类型中)。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可编程以存储两个状态，表示为逻辑0和逻辑1。在一些实例中，存储器单元105可经配置以存储多于两个逻辑状态(例如，多电平单元)。在一些实例中，存储器单元105可包含自选存储器单元、3DXPointTM存储器单元、包含存储组件和选择组件的PCM单元、导电桥RAM(CBRAM)单元，或FeRAM单元。存储器阵列102可定位于包含各种电路的衬底上方，所述各种电路例如行解码器120、感测组件125、列解码器130、阵列(未图示)下方的互补金属氧化物半导体(CMOS)，或类似物。虽然图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
存储器阵列102可包含形成于彼此之上的两个或更多个二维(2D)存储器阵列。与2D阵列相比，这可增加可放置或创建于单个裸片或衬底上的存储器单元的数目，这又可降低生产成本或提高存储器装置的性能，或这两者。存储器阵列102可包含两个层级的存储器单元105(例如，存储器单元105-a和105-b)且因此可被视为3D存储器阵列；然而，层级的数目不限于两个(例如，2N个层级，其中N＝2,3,4,5...)。每一层级可经对准或定位以使得存储器单元105可在每一层级上彼此(精确地、重叠、或近似)对准，从而形成存储器单元堆叠145。在一些情况下，存储器单元的层级可称为存储器单元的叠组。在一些情况下，存储器单元堆叠145可包含位于彼此之上且同时共享用于两者的存取线的多个自选存储器单元。在一些情况下，自选存储器单元可为经配置以使用多电平存储技术存储多于一个数据位的多电平自选存储器单元。
在一些实例中，存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到数字线115。存取线可以指代字线110、数字线115或这两者。字线110和数字线115可大体上彼此垂直，且可创建存储器单元阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享例如数字线115等共同导电线。即，数字线115可与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子通信。其它配置可为可能的，举例来说，第三层可与下部层共享字线110。
大体来说，一个存储器单元105可位于例如字线110和数字线115等两个导电线的相交点。此相交点可称为存储器单元的地址。目标存储器单元105可为位于经供能的字线110与数字线115的相交点处的存储器单元105；即，字线110和数字线115可经供能以读取或写入在其相交点处的存储器单元105。与同一字线110或数字线115电子通信(例如，连接到所述字线或数字线)的其它存储器单元105可称为非目标存储器单元105。
如本文所论述，电极可耦合到存储器单元105和字线110或数字线115。术语电极可指代电导体(例如，导电材料)，且在一些情况下，可用作到存储器单元105的电触点。电极可包含迹线、导线、导电线、导电层或类似物，其提供存储器装置100的元件或组件之间的导电路径。在一些实例中，存储器单元105可包含位于第一电极与第二电极之间的一或多个硫族化物材料(例如，锗-锑-碲(GST))。第一电极的一侧可耦合到字线110且第一电极的另一侧可耦合到所述一或多个硫族化物材料中的一个。另外，第二电极的一侧可耦合到数字线115且第二电极的另一侧可耦合到所述一或多个硫族化物材料中的一个。第一电极和第二电极可为相同材料(例如，碳)或为不同的。在一些情况下，字线110和数字线115中的一个或两个可与分别接触第一电极和第二电极的第一和第二障壁接触。
可通过激活或选择字线110和数字线115而在存储器单元105上执行例如读取和写入等操作。在一些实例中，数字线115也可称为位线115。另外或替代地，字线110和数字线115中的任一个或两个可称为存取线。对存取线、字线和数字线或其类似物的引用可互换，但不失去理解或操作。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110和数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似物。
可通过行解码器120和列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址且基于所接收行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当数字线115。举例来说，存储器阵列102可包含经标记为WL_1至WL_M的多个字线110，以及经标记为DL_1至DL_N的多个数字线115，其中M和N取决于阵列大小。因此，通过激活字线110和数字线115，例如，WL_2和DL_3，可存取其相交点处的存储器单元105。
在存取之后，存储器单元105可由感测组件125读取或感测以确定存储器单元105的所存储的状态。举例来说，可将电压施加于存储器单元105(使用对应字线110和数字线115)且所得电流的存在可取决于存储器单元105的施加电压和阈值电压。在一些情况下，可施加多于一个电压。另外，如果施加电压不导致电流，那么可施加其它电压直到感测组件125检测到电流。通过评估导致电流的电压，可确定存储器单元105的所存储逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可依序施加预定电压，直到检测到电流。同样地，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。在一些实例中，感测组件125可通过检测通过存储器单元105的电流或无电流而读取存储于选定存储器单元105中的信息。
感测组件125可包含各种晶体管或放大器以检测和放大与所感测的存储器单元105相关联的信号的差，这可称为锁存。检测到的存储器单元105的逻辑状态随后可通过列解码器130输出作为输出135。在一些情况下，感测组件125可以是列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或者与其电子通信。图1还示出布置感测组件125-a的替代选项(虚线框中)。普通所属领域的技术人员将了解，感测组件125可与列解码器或行解码器相关联而不失去其功能目的。
可通过类似地激活相关字线110和数字线115来设定或写入存储器单元105，且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。在包含硫族化物材料的自选存储器单元的情况下，可通过将编程信号施加于自选存储器单元而写入存储器单元105以存储数据。
存储器控制器140可通过各种组件控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电)，所述各种组件例如行解码器120、列解码器130和感测组件125。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140并置。存储器控制器140可生成行和列地址信号以激活所需的字线110和数字线115。存储器控制器140还可生成且控制在存储器装置100的操作期间使用的各种电压或电流。
存储器阵列102可定位于包含各种电路的衬底上方，所述各种电路例如行解码器120、感测组件125、列解码器130、阵列(未图示)下方的CMOS，或类似物。在一些情况下，存储器阵列102可包含基于本文中所描述的制造技术形成的高电阻率(例如，低密度)热障壁。在一些实例中，热障壁的密度可与热障壁的电阻率成反比。举例来说，可将等离子体施加于热障壁以增加其电阻率。在一些实例中，电阻率的增加可导致减小的密度，反之亦然。
在一些情况下，将信号施加于存储器单元105可生成热能。当存储器单元105包含如本文所描述的高电阻率(例如，低密度)热障壁材料时，障壁材料可经配置以热隔绝存储器单元105，且可防止生成的热能耗散到其它存储器单元105或其它组件上或朝向其耗散。另外或替代地，具有多个区段(例如，第一区段、第二区段)的障壁材料可防止热能耗散到一或多个存储器单元105上或朝向其耗散，同时改进(例如，促进，不抑制)信号到存储器阵列102的存取线的传输。换句话说，位于互连区上方(例如，如参考图3至5所描述的通孔上方)的障壁材料可具有比位于存储器单元105上方的区低的电阻率。这可允许信号传输到各种存取线(例如，从衬底且通过互连区)，同时允许热隔绝存储器单元105。
图2说明根据本发明的实例的支持高电阻率热障壁的存储器阵列200的实例。存储器阵列200可为参考图1所描述的存储器阵列102的部分的实例。在一些实例中，存储器阵列200的多个实例可重复(例如，形成且堆叠在彼此之上)以形成3D存储器装置。3D存储器装置可包含存储器单元的两个或更多个叠组。存储器阵列200可包含定位于衬底204上方的存储器单元的叠组205(例如，存储器单元的第一叠组)。在3D存储器阵列(未图示)的情况下，存储器阵列200可包含在第一阵列或叠组205之上的存储器单元的第二阵列或叠组。存储器阵列200还可包含字线110-a、字线110-b和位线115，其可为参考图1所描述的字线110和位线115的实例。在一些实例中，存储器阵列200还可包含位于存储器单元的叠组205与位线115之间的障壁材料230。
虽然图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
在一些情况下，叠组205的存储器单元可各自包含第一电极215、硫族化物材料220和第二电极225。在一些实例中，叠组205可包含可通过第三电极(未图示)分隔的多个单元组件。另外或替代地，叠组205可包含一个或多个障壁材料。如本文所使用，字线110与位线115之间的单元堆叠中包含的材料可被视为包含于存储器单元中且共同或个别地称为存储器单元材料。举例来说，如下参考图3至5所述，存储器单元材料(例如，参考图3所描述的存储器单元305的材料)可理解为复合(非均质、混合、合并)材料且可包含第一电极215、硫族化物材料220和/或第二电极225中包含的相异材料。在一些情况下，可形成存储器单元(例如，存储器单元105-a、存储器单元105-b)的各种材料的组合(例如，第一电极215、硫族化物材料220、第二电极225)也可共同称为存储器单元堆叠。如图2中所示，叠组205可与位于叠组205与位线115之间的障壁材料230耦合。
在一些情况下，障壁材料230可提供存取线(例如，数字线115)与电极225之间的隔热。在其它实例中，障壁材料230可位于字线(例如，字线110-a)与电极215(未图示)之间。在又另一实例中，障壁材料可位于存取线(例如，数字线115)与电极225之间并且还位于字线(例如，字线110-a)与电极215之间(例如，可能存在与存储器阵列200的一或多个柱相关联的两个障壁材料230)。因此，存储器阵列200的一或多个柱可包含障壁材料、电极(例如，底部电极)、选择器装置、电极(例如，中间电极)、存储器单元、电极(例如，顶部电极)，和障壁材料。可例如通过低密度障壁材料(例如，高电阻率障壁材料)提供隔热。在一种情况下，如果将编程信号施加于存储器单元且障壁材料230是隔热的，那么电极225仍可传导生成的热能。然而，障壁材料230可减轻传递到字线110-a的热能的量。另外或替代地，障壁材料230的电阻率可随着对应单元组件生成热能而以一因子(例如，2或3倍)波动。
举例来说，叠组205的存储器单元可从数字线115接收编程信号。在存储器单元接收到编程信号时，其可生成热能。存储器单元可将热能赋予障壁材料230，这可造成其电阻率改变(例如，上升)。在接收到编程信号之后，存储器单元可释放热能(例如，存储器单元可冷却)。在存储器单元释放热能时，障壁材料230也可释放热能。在障壁材料230释放热能时，其电阻率可减小。然而，在释放热能时障壁材料230的电阻率遵循的轨迹可能不匹配于在生成热能时障壁材料230的电阻率遵循的轨迹。这些波动可带来VT、I复位或读取干扰量的移位。
在一些实例中，存取线(例如，字线110、位线115)可包含电极层(例如，保形层)代替电极215或225，且因此可包括多层存取线。在此类实例中，存取线的电极层可与存储器材料(例如，硫族化物材料220)介接。在一些实例中，存取线(例如，字线110、位线115)可直接与存储器材料(例如，硫族化物材料220)介接而其间无需电极层或电极。
在一些实例中，叠组205的存储器单元可具有共同导电线以使得对应柱可共享位线115或字线110。举例来说，电极225和邻近柱的顶部电极均可耦合到位线115以使得位线115由(例如，水平对准的)邻近存储器单元共享。
在一些实例中，存储器阵列200可包含堆叠于叠组205上的存储器单元的一或多个额外叠组。存储器单元的每一额外叠组可经对准(例如，竖直对准)且可包含额外位线。举例来说，存储器单元的额外叠组可与叠组205耦合以使得底部电极与位线115耦合且顶部电极与额外位线耦合。额外位线可与位线115电隔离(例如，绝缘材料可***于额外位线与位线115之间)。因此，第一叠组205和每一额外叠组可分离且可彼此独立地操作。在一些情况下，存取线(例如，字线110或位线115)可包含选择组件(例如，二端子选择器装置，其可经配置为与存取线集成的一或多个薄膜材料)以用于每一交叉点处的相应存储器单元。因此，存取线和选择组件可一起形成充当存取线和选择组件的复合材料层。
在一些情况下，存储器阵列200的架构可称为交叉点架构的实例，因为存储器单元可形成于如图2中所图示的字线110与位线115之间的拓扑交叉点处。与一些其它存储器架构相比，此交叉点架构可提供相对高密度数据存储和较低生产成本。举例来说，具有交叉点架构的存储器阵列可具有面积减少的存储器单元，且因此与一些其它架构相比可支持增加的存储器单元密度。举例来说，与例如具有三端子选择组件的那些具有6F2存储器单元面积的其它架构相比，交叉点架构可具有4F2存储器单元面积，其中F是最小特征尺寸(例如，最小特征尺寸)。举例来说，DRAM存储器阵列可使用为三端子装置的晶体管(例如，薄膜晶体管)作为用于每一存储器单元的选择组件，且因此包括给定数目的存储器单元的DRAM存储器阵列与包括相同数目的存储器单元的具有交叉点架构的存储器阵列相比可具有更大的存储器单元面积。
虽然图2的实例示出一个叠组205，但其它配置可包含任何数目的叠组(例如，2个叠组、4个叠组、8个叠组、16个叠组、32个叠组或更大数目的叠组)。在一些实例中，叠组中的一或多个可包含包含硫族化物材料220的自选存储器单元。在其它实例中，叠组中的一或多个可包含包含铁电材料的FeRAM单元。在又另外实例中，叠组中的一或多个可包含包含存储组件和选择组件的PCM单元。硫族化物材料220可例如包含硫族化物玻璃，例如硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)和硅(Si)的合金。在一些实施例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可被称作SAG合金。在一些实例中，SAG合金可包含硅(Si)且此类硫族化物材料可称为SiSAG合金。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)、镓(Ga)或氟(F)，其各自可呈原子或分子形式。
在一些情况下，可使用本文中所描述的制造技术形成存储器装置的叠组(例如，叠组205)。举例来说，可使用如参考图3至7所描述的一或多个制造技术形成存储器阵列200。在一些实例中，衬底204可包含各种电路，例如阵列下方的CMOS(未图示)。在一些情况下，阵列下方的CMOS可经配置以通过位于阵列的***区中的通孔与存储器阵列200通信(例如，其可经配置以向叠组205的存储器单元传输信令)。举例来说，通孔可允许信令从CMOS传输到存取线(例如，到位线115)。本文中所描述的制造技术可导致形成具有多个区段(例如，第一区段、第二区段)的高电阻率热障壁。可处理障壁的区段以使得存储器阵列200上方的区段可防止热能耗散到一或多个存储器单元上，且通孔上方的区可允许信号传输到各种存取线(例如，通孔上方的区段可具有相对较低热电阻率)。
图3说明根据本发明的实例的支持高电阻率热障壁的存储器装置300的实例。在一些实例中，存储器装置300可包含位于衬底(未图示)上方的一或多个存储器单元305，其可为参考图2所描述的存储器单元的叠组205的实例。存储器装置300可包含氧化物区310和一或多个通孔315。在一些实例中，通孔315可延伸穿过氧化物区310的一部分(例如，氧化物区310可位于通孔315的两侧上)。另外或替代地，存储器装置300可包含障壁材料320和存取线325。在一些实例中，障壁材料320可位于存储器单元305、氧化物区310和/或通孔315上方，且存取线325可位于障壁材料320上方。
在一些实例中，存储器单元305可包含于柱中或称为柱。举例来说，每一柱可包含存储器单元和一或多个电极。在一些实例中，每一存储器单元可为或可称为自选存储器单元305。自选存储器单元305可包含一或多个单元组件，所述单元组件可通过将编程信号施加于相应存储器单元305而经编程为逻辑状态。将编程信号提供到存储器单元305可存储数据(例如，存储器单元305的单元组件处的一或多个逻辑值)。举例来说，如果单元组件接收到第一极性的编程信号，那么存储器单元305可存储逻辑‘0’，且如果单元组件接收到第二极性的编程信号，那么存储器单元305可存储逻辑‘1’。
另外或替代地，每一存储器单元305可包含存储器单元材料，所述材料可理解为复合(非均质、混合、合并)材料且可包含包含于电极和/或硫族化物材料中的相异材料。在一些实例中，存储器单元材料可包含一或多个电极(例如，参考图2所描述的电极215和电极225)和硫族化物材料(例如，参考图2所描述的硫族化物材料220)。因此，在一些实例中，存储器单元305可理解为包含易失性和/或非易失性存储器单元。
在一些实例中，存储器装置300可包含氧化物区310。氧化物区310可邻近于存储器单元305中的一个定位。即，在一些实例中，氧化物区310可接触、紧靠存储器单元305的柱中的至少一个和/或与其分开。在一些实例中，电介质材料可位于存储器单元305中的每一个之间，且氧化物区310可与存储器单元305中的至少一个接触。在一些实例中，存储器单元305中的每一个之间的电介质材料可以是或可包含氧化物材料(例如，沉积于氧化物区310中的氧化物材料)。在一些实例中，氧化物区310可形成(例如，沉积)在衬底上。在形成存储器单元305之前可执行各种处理技术，例如，可将氧化物区310的顶部表面抛光。举例来说，可使用抛光技术移除氧化物区310的顶部表面，例如化学机械平坦化(CMP)处理步骤。随后可移除氧化物区310的一部分(例如，其可经蚀刻)以形成其中形成存储器单元305的区。因此通过移除氧化物区310的一部分，至少一个存储器单元305可邻近于(例如，接触)氧化物区310。
在一些实例中，氧化物区310可以是或可包含电介质材料。如本文所论述，一或多个通孔315可延伸穿过氧化物区310，且可向例如存储器单元305等一或多个组件传送信令。因此，氧化物区310(例如，电介质材料)可使存储器单元305隔绝于通孔315。即，氧化物区310可防止在存储器单元305与通孔315之间原本可能发生的电学和/或热干扰。在一些实例中，氧化物区310可包含多个通孔315，且每一通孔315可通过氧化物区310的一部分分隔。换句话说，氧化物区310可使一或多个通孔315隔绝于彼此和/或存储器单元305中的每一个。在一些实例中，每一通孔315可延伸穿过氧化物区310(例如，到氧化物区310下方的衬底)。在一些实例中，氧化物区310可位于(例如，邻近于、接触)通孔315的每一侧上。
如本文所论述，氧化物区310可包含一或多个通孔315。可以是或可称为硅穿孔(TSV)或互连件的通孔315可从存储器装置300的衬底向一或多个存储器单元传送信令。举例来说，信令可传送到存取线325且可与一或多个存储器单元305的存取操作(例如，读取操作，写入操作)相关联。在一些实例中，可使用例如蚀刻过程等制造过程形成通孔315以移除氧化物区310的一部分。换句话说，可移除氧化物区310的一部分，且通孔315可形成于其中。因此，在一些实例中，氧化物区310可位于通孔315的两侧上(或每一通孔315的两侧上)。
在一些实例中，障壁材料320可沉积于存储器单元305、氧化物区310和/或通孔315(或在多个通孔的情况下的每一通孔315)上方。障壁材料320可包括氮化钨硅(WSiN)。在一些实例中，可沉积未经处理的障壁材料320(例如，在例如施加等离子体的一或多个处理技术之前的障壁材料320)以改进复位电流益处(例如，可将I复位、VT和读取干扰的更一致值应用于存储器单元305)。然而，将信号施加于存储器单元305可在存储器单元305处生成热能(例如，热量，例如潜热)。热量可通常耗散到位于周围区域中的其它存储器单元305上。热能可通过与存储器单元耦合的导热材料耗散到受害单元上，所述导热材料例如数字线或字线。因此，能够使一或多个存储器单元305隔热的障壁可为有益的。
如本文所论述，可使用各种技术来改变与障壁材料320相关联的一或多个性质。例如可使用一或多个技术或处理步骤来更改障壁材料320的至少部分的密度或电阻率。作为一个非限制性实例，可将等离子体施加于障壁材料320的至少一部分。在一些实例中，处理障壁材料320可减轻(例如，防止)此类热能干扰其它组件，例如阵列中的存储器单元305。在一些实例中，增加障壁材料320的热电阻率(例如，减小密度)(例如，通过施加等离子体)可导致在通孔315与存取线325之间传送的信令被阻碍。因此，通过处理障壁材料320的部分(例如，区段)(例如，用等离子体)，障壁材料320可热隔绝一或多个存储器单元305且允许信令通过通孔(例如，从衬底)传送到存取线325。
在一些实例中，障壁材料320可包含第一区段330和第二区段335。第一区段330可位于至少存储器单元305上方，且第二区段335可位于氧化物区310和/或通孔315上方(例如，其可高于存储器装置300的其余部分)。为了增加障壁材料320的第一区段330的热电阻率或降低其密度，可掩蔽第二区段335(例如，可至少部分地掩蔽障壁材料320的一部分)。换句话说，可将等离子体施加于第一区段330且不施加于第二区段335，这可导致等离子体的局部施加。可将等离子体施加于第一区段330的顶部部分。因此，第一区段330的底部部分(例如，第一区段下方)不会接收等离子体处理。这可导致第一区段330的顶部部分(例如，顶部层)具有与底部部分不同的密度(例如，不同的较高电阻率)。在一些实例中，将等离子体施加于障壁材料320的第一区段330，二氮可存在于上部表面上或第一区段330的上部层内。
在一些实例中，可选择等离子体处理的类型。举例来说，可基于不同处理时间、不同沉积腔室温度函数、不同沉积腔室压力函数、为了制作等离子体处理的等离子体而用掉的组成分子(例如，二氮或氦气)的不同量、不同等离子体功率或其组合来选择处理。在一些实例中，可从包括二氮和氦气分子的气体制成等离子体。等离子体可在持续时间(例如，50秒到100秒)范围内的任一处施加。持续时间范围的下限可在46秒与54秒、在47秒与53秒、在48秒与52秒、在49秒与51秒之间的范围内，或可为约50秒。持续时间范围的上限可在96秒与104秒、在97秒与103秒、在98秒与102秒、在99秒与101秒之间的范围内，或可为约100秒。另外，等离子体处理可与功率值在1kW和2kW范围内的任何功率相关联。功率值范围的下限功率可在0.6千瓦(kW)与1.4kW、0.7kW与1.3kW、0.8kW与1.2kW、0.9kW与1.1kW之间的范围内，或可为约1.0kW。功率值范围的上限功率可在1.6kW与2.4kW、1.7kW与2.3kW、1.8kW与2.2kW、1.9kW与2.1kW之间的范围内，或可为约2.0kW。
通过将等离子体施加于第一区段330，可减小第一区段330的密度且可更改电阻率。在一些实例中，降低第一区段330的密度可导致第一区段330的增加的电阻率。另外或替代地，第二区段335的密度可保持相对高于第一区段330。举例来说，第一区段330的密度可从近似6.756克/立方厘米(g/cc)减小到3.7g/cc的密度。因为障壁材料320的减少密度可导致增加的热电阻率，所以将等离子体施加于障壁材料320的第一区段330可导致存储器单元305上方的区段与通孔315上方的区段相比具有增加的热电阻率。此类处理可导致障壁材料320使一或多个存储器单元305隔热，同时允许信令通过通孔(从衬底)传送到存取线325。
在一些情况下，障壁材料的低密度部分(例如，第一区段330)可包含双层结构。在一个实例中(例如，当利用低密度障壁材料时)，双层结构的第一层(例如，与存取线325接触的表面层)与双层结构的第二层(例如，与存储器单元305接触的块体层)相比可能钨更丰富(例如，更密集)。在另一实例中(例如，当利用低密度障壁材料时)，双层结构的第一层(例如，与电极存储器单元305接触的表面层)与双层结构的第二层(例如，与存取线325接触的块体层)相比可能钨更丰富(例如，更密集)。在任一实例中，第一层的厚度可不同于(例如，薄于)第二层。双层结构可具有小于障壁材料320的第二区段335的总密度。另外或替代地，障壁材料可包含三层结构。在一个实例中，三层结构可包含第一层，所述三层结构的第一层与第二层(例如，中间层)相比可能钨更丰富(例如，更密集)。在一些实例中，第三层可以是或可关联于原始密度(即，第三层可具有与未经处理的障壁材料320相同的密度)。
图4说明根据本发明的实例的支持高电阻率热障壁的存储器装置400的实例。在一些实例中，存储器装置400可包含位于衬底(未图示)上方的一或多个存储器单元405，其可以是参考图3所描述的305的实例。存储器装置400可包含氧化物区410和一或多个通孔415，其可以是参考图3所描述的氧化物区310和通孔315的实例。在一些实例中，存储器装置400可包含障壁材料420和存取线425。障壁材料420可位于存储器单元405、氧化物区410和/或通孔415上方，且存取线425可位于障壁材料420上方。
在一些实例中，存储器装置400可包含可邻近于(例如，接触)存储器单元405中的一个而定位的氧化物区410。在一些实例中，氧化物区410可与存储器单元405接触，可紧靠(例如，邻近于)存储器单元405，和/或可与存储器单元405分开。氧化物区410可以是或可包含电介质材料，所述电介质材料可使存储器单元405隔绝于延伸穿过氧化物区410的一或多个通孔415。即，氧化物区410可防止存储器单元405与由通孔415传送(例如，从衬底到存取线425)的信令之间原本可能发生的电学和/或热干扰。在一些实例中，氧化物区410可包含多个通孔415，且每一通孔415可通过氧化物区410的一部分分隔。每一通孔415可延伸穿过氧化物区410(例如，到氧化物区410下方的衬底)。在一些实例中，氧化物区410可位于(例如，邻近于、接触)通孔415的每一侧上。
如本文所论述，氧化物区410可包含一或多个通孔415。可以是或可称为硅穿孔(TSV)或互连件的通孔415可从存储器装置400的衬底向例如存储器单元405等一或多个组件传送信令。障壁材料420可沉积于存储器单元405、氧化物区410和/或通孔415(或在多个通孔的情况下的每一通孔415)上方，这可改进复位电流益处(例如，I复位、VT和读取干扰的更一致值可应用于存储器单元405)。在一些实例中，障壁材料420使一或多个存储器单元405隔热可为有益的。
可将等离子体施加于障壁材料420的至少一部分(例如，区段)以改进相应区段的热电阻率。在一些实例中，可将等离子体直接施加于存储器单元405中的每一个上方。即，当将等离子体直接施加于存储器单元中的每一个上方时，每一存储器单元405正上方的障壁材料420可经处理(即，其可具有与障壁材料420的其它部分不同的密度)，而不位于每一存储器单元405正上方的障壁材料可具有与经处理部分不同的密度。在一些实例中，可使用一或多个图案化技术将等离子体直接施加于存储器单元405中的每一个上方，所述技术导致等离子体直接施加于每一存储器单元405上方。可使用各种技术来改变与障壁材料420相关联的一或多个性质。举例来说，可使用一或多个技术或处理步骤来更改障壁材料420的至少一部分的密度或电阻率。在一些实例中，处理障壁材料420可减轻(例如，防止)此类热能干扰阵列中的其它存储器单元405。然而，通孔415上方的障壁材料420不阻碍信令传送到存取线425可为有益的。因此，通过用等离子体处理障壁材料420的部分(例如，区段)，障壁材料420可使一或多个存储器单元405隔热且允许信令通过通孔(从衬底)传送到存取线425。
在一些实例中，障壁材料420可包含第一区段430和第二区段435。第一区段430可位于至少存储器单元405上方，且第二区段435可位于氧化物区410和/或通孔415上方(例如，其可高于存储器装置400的其余部分)。如本文所描述，可能需要障壁材料420的第一区段430(例如，存储器单元405上方)具有高热电阻率(例如，低密度)且第二区段435(例如，至少通孔415上方)具有相对较低热电阻率(例如，相对较高密度)。
因此，如图4所示的未经处理障壁材料420可基于其电阻率而选择。举例来说，未经处理的障壁材料420(例如，在例如施加等离子体等一或多个处理技术之前的障壁材料420)可具有相对低电阻率以使得可能需要增加第一区段430的电阻率(或降低第一区段430的密度)。在一些实例中，未经处理的障壁材料420可具有比未经处理的障壁材料320高的密度(例如，更低的电阻率)，如参考图3所示和论述。因此，可确定第一区段430的目标密度(例如，目标电阻率)，并且作为改变密度和/或电阻率的处理技术的一个实例可将等离子体施加于第一区段430。障壁材料420的经处理与未经处理部分之间的差异可以是与参考图3所描述的障壁材料320的经处理与未经处理部分之间的差异相同或相似的差异。即，障壁材料320可与第一电阻率相关联，且障壁材料320的经处理部分与未经处理部分之间的电阻率的差可由Δ表示。相对于图4，障壁材料420可与低于(例如，障壁材料320的)第一电阻率的第二电阻率相关联。可确定障壁材料420的一部分的目标密度(例如，目标电阻率)，且在一些实例中，可施加等离子体以使得障壁材料420的经处理部分与未经处理部分之间的电阻率的差可由Δ1表示。在一些实例中，Δ和Δ1可以是相同或相似值。
如本文所论述，可将等离子体处理施加于第一区段430以复制所需电阻率，即，等离子体处理可增加第一区段430的热电阻率，同时第二区段435的电阻率维持相对低。在一些实例中，增加第一区段430的电阻率可导致第一区段430的降低密度。另外或替代地，第二区段435的密度可保持相对高于第一区段430。在一些实例中，等离子体处理可导致障壁材料420使一或多个存储器单元405隔热，同时允许信令通过通孔(从衬底)传送到存取线425。
在一些情况下，障壁材料的低密度部分(例如，第一区段430)可包含双层结构。在一个实例中(例如，当利用低密度障壁材料时)，双层结构的上部层(例如，与存取线425接触的表面层)与双层结构的下部层(例如，与存储器单元405接触的块体层)相比可能钨更丰富(例如，更密集)。在另一实例中(例如，当利用低密度障壁材料时)，双层结构的下部层(例如，与电极存储器单元405接触的表面层)与双层结构的上部层(例如，与存取线425接触的块体层)相比可能钨更丰富(例如，更密集)。在任一实例中，一个层(例如，上部层或下部层)的厚度可不同于(例如，薄于)另一层。双层结构可具有小于障壁材料420的第二区段435的总密度。另外或替代地，障壁材料可包含三层结构。在一个实例中，三层结构可包含上部层，三层结构的所述上部层与中间层相比可能钨更丰富(例如，更密集)。在一些实例中，下部层可以是或可关联于原始密度(即，第三层可具有与未经处理的障壁材料320相同的密度)。在另一实例中，所述三层结构可包含下部层，三层结构的所述下部层与中间层相比可能钨更丰富(例如，更密集)。在一些实例中，上部层可以是或可关联于原始密度(即，第三层可具有与未经处理的障壁材料420相同的密度)。
图5说明根据本发明的实例的支持高电阻率热障壁的存储器装置500的实例。在一些实例中，存储器装置500可包含位于衬底(未图示)上方的一或多个存储器单元505，其可以是参考图3所描述的305的实例。存储器装置500可包含氧化物区510和一或多个通孔515，其可以是参考图3所描述的氧化物区310和通孔315的实例。在一些实例中，存储器装置500可包含障壁材料520和存取线525。障壁材料520可位于存储器单元505、氧化物区510和/或通孔515上方，且存取线525可位于障壁材料520上方。
在一些实例中，存储器装置500可包含可邻近于(例如，接触)存储器单元505中的一个而定位的氧化物区510。氧化物区510可以是或可包含电介质材料，所述电介质材料可使存储器单元505隔绝于延伸穿过氧化物区510的一或多个通孔515。即，氧化物区510可防止存储器单元505与由通孔515传送(例如，从衬底到存取线525)的信令之间原本可能发生的电学和/或热干扰。在一些实例中，氧化物区510可包含多个通孔515，且每一通孔515可通过氧化物区510的一部分分隔。每一通孔515可延伸穿过氧化物区510(例如，到氧化物区510下方的衬底)。在一些实例中，氧化物区510可位于(例如，邻近于、接触)通孔515的每一侧上。
如本文所论述，氧化物区510可包含一或多个通孔515。可以是或可称为硅穿孔(TSV)或互连件的通孔515可从存储器装置500的衬底向例如存储器单元505等一或多个组件传送信令。障壁材料520可沉积于存储器单元505、氧化物区510和/或通孔515(或在多个通孔的情况下的每一通孔515)上方，这可改进复位电流益处(例如，I复位、VT和读取干扰的更一致值可施加于存储器单元505)。在一些实例中，障壁材料520使一或多个存储器单元505隔热可为有益的。
可将等离子体施加于障壁材料520的至少一部分(例如，区段)以改进相应区段的热电阻率。可使用各种技术来改变与障壁材料520相关联的一或多个性质。举例来说，可使用一或多个技术或处理步骤来更改障壁材料520的至少一部分的密度或电阻率。在一些实例中，处理障壁材料520可减轻(例如，防止)此类热能干扰阵列中的其它存储器单元505。然而，通孔515上方的障壁材料520不阻碍信令传送到存取线525可为有益的。因此，通过用等离子体处理障壁材料520的部分(例如，区段)，障壁材料520可使一或多个存储器单元505隔热且允许信令通过通孔(从衬底)传送到存取线525。
如本文所描述，障壁材料520可包含第一区段530和第二区段535。第一区段530可位于存储器装置500的除通孔515外的所有部分上方。换句话说，第二区段535可位于通孔515正上方(例如，位于通孔515的顶部表面上方，仅位于通孔正上方/上覆于通孔的竖直空间中)。在一些实例中，可使用反向极性切碎或通过利用与可与产生原本在图5中示出的一或多个组件的相关联的其它制造技术有关的通孔515的光罩来掩蔽第二区段535。举例来说，可使用一或多个处理技术来沉积氧化物区510，形成存储器单元505，且形成延伸穿过氧化物区510的通孔515。可通过掩蔽氧化物区510和/或存储器单元505且随后蚀穿至少氧化物区510(例如，蚀穿氧化物区510到衬底)而形成通孔515。因此，如参考图5所描述，可利用用以形成存储器装置500的一或多个部分的处理步骤来处理障壁材料520。
举例来说，可将等离子体施加于障壁材料320的第一区段530以增加第一区段530的电阻率(例如，降低第一区段530的密度)。可在已掩蔽第二区段535之后施加等离子体。如上文所描述，可利用先前掩蔽过程(例如，用于形成通孔515)来将等离子体施加于第一区段530。在一些实例中，利用此类先前过程可改善生产存储器装置500所需的时间和/或减少与其生产相关联的成本。
在一些实例中，将等离子体施加到第一区段530可将第一区段530的密度从近似6.756克/立方厘米(g/cc)减小到3.7g/cc的密度。因为障壁材料520的减少的密度可导致增加的热电阻率，所以将等离子体施加于障壁材料520的第一区段530可导致存储器单元505上方的区段相对于障壁材料520的其余部分具有增加的热电阻率。换句话说，将等离子体施加于不位于通孔515上方的障壁材料520的部分可防止从通孔515传送到存取线525的信令中的阻抗。在一些实例中，掩蔽通孔正上方的区域(例如，第二区段535)可利用用于形成通孔515的现有处理步骤(例如，掩蔽过程)。这可带来当形成存储器装置500时减少的处理时间和减少的处理成本。
在一些情况下，障壁材料的低密度部分(例如，第一区段530)可包含双层结构。在一个实例中(例如，当利用低密度障壁材料时)，双层结构的上部层(例如，与存取线525接触的表面层)与双层结构的下部层(例如，与存储器单元505接触的块体层)相比可能钨更丰富(例如，更密集)。在另一实例中(例如，当利用低密度障壁材料时)，双层结构的下部层(例如，与电极存储器单元505接触的表面层)与双层结构的上部层(例如，与存取线525接触的块体层)相比可能钨更丰富(例如，更密集)。在任一实例中，一个层(例如，上部层或下部层)的厚度可不同于(例如，薄于)另一层。双层结构可具有小于障壁材料520的第二区段535的总密度。另外或替代地，障壁材料可包含三层结构。在一个实例中，三层结构可包含上部层，三层结构的所述上部层与中间层相比可能钨更丰富(例如，更密集)。在一些实例中，下部层可以是或可关联于原始密度(即，第三层可具有与未经处理的障壁材料320相同的密度)。在另一实例中，所述三层结构可包含下部层，三层结构的所述下部层与中间层相比可能钨更丰富(例如，更密集)。在一些实例中，上部层可以是或可关联于原始密度(即，第三层可具有与未经处理的障壁材料520相同的密度)。
图6说明根据如本文所揭示的实例支持具有高电阻率(例如，低密度)热障壁的存储器装置的制造过程600的实例。
在605处，可使用PVD(例如，直流电(DC)磁控管PVD，其也可被称为反应性溅镀)来沉积障壁材料。如本文所描述，障壁材料可沉积在存储器单元(例如，如参考图3所描述的存储器单元305)的堆叠、氧化物区(例如，如参考图3所描述的氧化物区310)和/或通孔(例如，如参考图3所描述的通孔315)的上方。在PVD中使用的等离子体可为由氩气和二氮分子产生的等离子体(例如，PVD可为N2反应性PVD)。另外，由等离子体瞄准的材料可由钨和硅组成。举例来说，材料可以是WSix材料，其中X可以指硅原子相对于目标材料中的钨原子的比例。一般来说，X可为在2与4之间或等于2和4的值。举例来说，X可等于2、2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、3.0、3.1、3.2、3.3、3.4、3.5、3.6、3.7、3.8、3.9或4.0。在一些情况下，可经由化学气相沉积(CVD)、原子层沉积(ALD)或任何其它沉积方法来沉积障壁材料。在一些情况下，障壁材料可沉积于半导体衬底上。
在610处，所沉积的障壁材料可暴露于大气。将所沉积的障壁材料暴露于大气可涉及含有障壁的沉积腔室以允许空气进入沉积腔室。在一些情况下，沉积腔室可首先产生真空以将用于产生PVD等离子体的气体泵出，并且接着可将所沉积的障壁材料暴露于大气。在这种情况下，大气可以指局部地位于沉积腔室周围的空气(例如，在含有沉积腔室的房间内的空气)，或可以指从远距离泵入或以其它方式收集的空气(例如，来自房间外部的空气)。尽管本实例假设所沉积的障壁材料可暴露于空气，但有可能所沉积的障壁材料可暴露于其它气体或空气的特定成分(例如，氮气、二氮、氧气、二氧、水蒸气、氩气或二氧化碳)。
在615处，可掩蔽障壁材料的一部分。举例来说，如本文所描述，障壁材料可包含第一区段(例如，如参考图3所描述的第一区段330)和第二区段(例如，如参考图3所描述的第二区段335)。可掩蔽所述区段中的一者或两者(或所述区段中的一者或多者的一个或多个子集)以将等离子体施加于未掩蔽区段。这可允许一个区段(例如，未掩蔽区段)具有基于等离子体处理的较低密度和较高电阻率。在一些实例中，经掩蔽区段可对应于一个或多个存储器单元(例如，如分别如参考图3和4所描述的存储器单元305、405)上方的区域或一个或多个通孔(例如，如参考图5所描述的通孔515)上方的区域。举例来说，可通过使用反向极性切碎或基于一个或多个通孔的光罩来掩蔽区段。
在620处，可确定(例如，通过沉积腔室的控制器或基于一个或多个其它组件或读数)向所沉积的障壁材料施加何种类型的等离子体处理。举例来说，如参考图4所描述，增加存储器单元上方的障壁材料的热电阻率(例如，减小密度)的等离子体处理可能是合乎需要的。不同类型的等离子体处理可使用不同处理时间、不同沉积腔室温度功能、不同沉积腔室压力功能、用以制备等离子体处理的等离子体的不同量的构成分子(例如二氮或氦气)、不同等离子体功率或其组合。在一些情况下，等离子体处理的类型可基于低密度障壁材料的预期密度、低密度障壁材料的预期厚度、低密度障壁材料中钨-氮键与钨-硅键的预期原子比、低密度障壁材料的预期化学成分的比例、低密度障壁材料的预期电阻率或其组合来确定。另外或替代地，可在不同过程条件下使用不同类型的等离子体处理。
在一些情况下，可以不执行将所沉积的障壁材料暴露于大气(在610处)，并且可以掩蔽(在615处)障壁材料的一部分，或可以在使用PVD(在605处)沉积障壁材料之后确定(在620处)适用于所沉积的障壁材料的等离子体处理的类型。可掩蔽(在615处)障壁材料的一部分或可在使用PVD(在605处)沉积障壁材料之后直接确定(在620处)适用于所沉积的障壁材料的等离子体处理的类型的此类情况可被称为原位回溯过程。
等离子体处理的类型和/或所沉积的障壁材料的厚度可能影响所得低密度障壁材料的密度和/或厚度。在一个实例中，可沉积150埃
在另一实例中，可沉积
另外或替代地，等离子体处理的类型和/或所沉积的障壁材料的厚度可能影响所得低密度障壁材料内钨-氮键与钨-硅键的原子比。在一个实例中，障壁材料可被沉积，并且可具有0.31与0.39、0.32与0.38、0.33与0.37、0.34与0.36之间的初始原子比，或初始原子比可为约0.35。在
在另一实例中，障壁材料可被沉积，并且可具有0.33与0.41、0.34与0.40、0.35与0.39、0.36与0.38之间的原子比，或原子比可为约0.37。在
另外或替代地，等离子体处理的类型和/或所沉积的障壁材料的厚度可能影响低密度障壁材料或双层结构的层中硅、钨、氮或其组合的比例。举例来说，第一等离子体处理可产生一定比例的WPSiNQ，并且第二等离子体处理可产生一定比例的WRSiNS，其中P和R可指代低密度障壁材料中的钨原子相对于硅原子的比例。Q和S可指代低密度障壁材料中的氮原子相对于硅原子的比例。P可不等于R，并且Q可不等于S。一般来说，P和R可在0.5到2.0的范围内，并且Q和S可在0.5到2.0的范围内。
一般来说，所沉积的障壁材料可具有在可至少部分地归因于PVD过程能力和可重复性的密度值范围内(例如，6.7g/cc与7.7g/cc、6g/cc与9.2g/cc或6g/cc与7.5g/cc之间)的密度。在一些情况下，密度值范围的下限密度可在5.5g/cc与6.5g/cc、5.6g/cc与6.4g/cc、5.7g/cc与6.3g/cc、5.8g/cc与6.2g/cc、5.6g/cc与6.1g/cc之间的范围内,或可为约6g/cc。在一些情况下，密度值范围的下限密度可在6.2g/cc与7.2g/cc、6.3g/cc与7.1g/cc、6.4g/cc与7.0g/cc、6.5g/cc与6.9g/cc、6.6g/cc与6.8g/cc之间的范围内，或可为约6.7g/cc。在一些情况下，密度值范围的上限密度可在7.2g/cc与8.2g/cc、7.3g/cc与8.1g/cc、7.4g/cc与8.0g/cc、7.5g/cc与7.9g/cc、7.6g/cc与7.8g/cc之间的范围内，或可为约7.7g/cc。在一些情况下，密度值范围的上限密度可在8.7g/cc与9.7g/cc之间、8.8g/cc与9.6g/cc、8.9g/cc与9.5g/cc、9.0g/cc与9.5g/cc、9.1g/cc与9.3g/cc之间的范围内，或可为约9.2g/cc。另外，可通过随着PVD等离子体(例如，二氮流动)内的二氮量增加而使得控制电阻率(例如，热的或电的)的困难增加来限制范围。
低密度障壁材料还可具有在密度值范围内(例如3.5g/cc与5g/cc之间)的密度。低密度障壁材料或双层结构(例如，主体层)的层的密度值范围的下限密度可在3.0g/cc与4.0g/cc、3.1g/cc与3.9g/cc、3.2g/cc与3.8g/cc、3.3g/cc与3.7g/cc、3.4g/cc与3.6g/cc之间的范围内，或可为约3.5g/cc。低密度障壁材料或双层结构的层的密度值范围的上限密度可在4.5g/cc与5.5g/cc、4.6g/cc与5.4g/cc、4.7g/cc与5.3g/cc、4.8g/cc与5.2g/cc、4.9g/cc与5.1g/cc之间的范围内，或可为约5g/cc。施加等离子体处理可能影响低密度障壁材料或双层结构(例如，主体层)的层的密度，使得密度低于用于所沉积障壁材料的密度值的范围，这可能相对于所沉积的障壁材料降低与低密度障壁材料相关的热导率。
在625处，可将等离子体施加到所沉积的障壁材料。等离子体可从由二氮和氦分子构成的气体制得。等离子体可在持续时间(例如，50秒到100秒)范围内施加于任何地方。下限密度的持续时间范围可在46秒与54秒、在47秒与53秒、在48秒与52秒、在49秒与51秒之间的范围内，或可为约50秒。上限密度的持续时间范围可在96秒与104秒、在97秒与103秒、在98秒与102秒、在99秒与101秒之间的范围内，或可为约100秒。另外，等离子体处理可与功率值在1kW和2kW范围内的任何功率相关联。功率值范围的下限功率可在0.6千瓦(kW)与1.4kW、0.7kW与1.3kW、0.8kW与1.2kW、0.9kW与1.1kW之间的范围内，或可为约1.0kW。另外或替代地，功率值范围的下限功率可为等于或大于0.1kW或0.5kW的值。功率值范围的上限功率可在1.6kW与2.4kW、1.7kW与2.3kW、1.8kW与2.2kW、1.9kW与2.1kW之间的范围内，或可为约2.0kW。另外或替代地，上限可为等于到大于2.0kW的值。在一些情况下，625处施加的等离子体可与605处施加的等离子体相同。在一些情况下，可基于低密度障壁材料的目标电阻率(例如，热的或电的)而施加等离子体。
在630处，低密度障壁材料可形成于所沉积障壁材料的一部分(例如，区段)的暴露表面上。举例来说，参考图3，可在存储器单元305的堆叠上方形成低密度(和相对高电阻率)障壁材料。低密度障壁材料可归因于在由等离子体处理之后表面处存在较高百分比的氮而形成。另外或替代地，低密度障壁材料可由被抽吸到低密度障壁材料表面的钨形成，所述低密度障壁材料可形成双层结构。在表面处，双层结构的第一层可比邻近第一层的双层结构的第二层更密集，这可能是因为钨被抽吸到双层结构的更致密层。第二层与所沉积的障壁材料相比可能更不密集，并且第一层与所沉积的障壁材料相比可能更不密集、一样密集或更密集。双层结构可具有比所沉积的障壁材料更小的总密度。
图7A和7B说明根据如本文所揭示的实例的支持具有高电阻率热障壁的存储器装置的等离子体施加过程700-a和700-b的实例。在一些实例中，等离子体施加过程700-a和700-b可实施制造过程600的实例。举例来说，等离子体施加过程700-a可描绘如参考图6所描述的处理步骤605的实例。等离子体施加过程700-b同时可描绘如参考图6所描述的处理步骤610和625的实例。
关于等离子体施加过程700-a，可以将大气分子(例如，空气)泵出沉积腔室705以产生真空。呈气态形式的二氮和氩气可进入沉积腔室705且填充真空。二氮和氩气可接收热能(例如，二氮和氩气可加热)，直到形成由氮和氩离子构成的等离子体为止。氮和氩离子可接触目标障壁材料710(例如，WSiX材料，其中2≤X≤4)，且可将钨和硅分子从目标障壁材料710中剔除。钨和硅分子可下降落到存储器装置715的暴露表面(例如，如参考图3所描述的一个或多个存储器单元305、氧化物区310和/或通孔315的顶部表面)且可开始形成障壁材料720(例如，WSiN)。当障壁材料720开始形成时，钨和硅分子可开始降落到障壁材料720的暴露表面上且增加障壁材料720的厚度。存储器装置可在温度控制平台上。
关于等离子体施加过程700-b，可以将大气分子(如空气)泵出沉积腔室705以产生真空。二氮和在一些情况下，氦气可进入沉积腔室705且填充真空。二氮可接收热能(例如，二氮可使用热或射频(RF)辐射加热)直到形成由氮离子构成的等离子体为止。若氦气也进入沉积腔室705，那么等离子体还可包含氦离子。氮离子可接触障壁材料720的表面，向外拉吸钨，且与钨结合。此过程可继续直到低密度障壁材料(例如，如参考图3所描述的低密度障壁材料，如低密度障壁材料320)形成于障壁材料720的表面上，或在所有障壁材料720变成低密度障壁材料的情况下，形成于存储器装置715的表面上。在一些情况下，等离子体施加过程700-b可被称为CVD氮化。
图8展示说明根据本发明的方面支持具有高电阻率热障壁的存储器装置的方法或方法800的流程图。方法800的操作可由制造系统或与制造系统相关联的一个或多个控制器实施。在一些实例中，一个或多个控制器可执行一组指令以控制制造系统的一个或多个功能元件来执行所描述的功能。另外或替代地，一个或多个控制器可使用专用硬件来执行所描述功能的方面。在一些实例中，实施方法800的操作的控制器可用于控制如参考图6和7所描述的沉积控制腔室。
在805处，方法800可包含形成氧化物材料。可根据本文所描述的方法来执行805的操作。在一些实例中，可执行805的操作的方面以制造如参考图3到5所描述的存储器阵列。
在810处，方法800可包含形成一个或多个柱的组。在一些实例中，所述组柱中的至少一个可与氧化物材料接触。可执行810的操作以制造如参考图3到5所描述的存储器阵列。
在815处，方法800可包含形成穿过氧化物材料的一部分的通孔。可执行815的操作以制造如参考图3到5所描述的存储器阵列。
在820处，方法800可包含在所述组柱、氧化物材料和通孔上方形成障壁材料。在一些实例中，障壁材料可包含在至少所述组柱上方的第一区段和在至少所述通孔上方的第二区段。可执行820的操作以制造如参考图3到5所描述的存储器阵列。
在825处，方法800可包含将等离子体施加于障壁材料的第一区段以将第一区段的密度从第二密度改变到第一密度。在一些实例中，第二区段可具有第二密度。可执行825的操作以制造如参考图3到5所描述的存储器阵列。
在本文所描述的方法800和设备的一些实例中，施加等离子体可包含将等离子体施加到第一区段的顶部部分的顶部表面，其中所述第一区段的顶部部分包含基于施加等离子体的第一密度。
本文所描述的方法800和设备的一些实例可进一步包含确定用于障壁材料的第一区段的目标密度，且基于确定目标密度而选择具有大于目标密度的第二密度的障壁材料，其中将等离子体施加于障壁材料的第一区段可基于选择障壁材料以将障壁材料的密度从第二密度调整到可能更接近目标密度的第一密度。
本文所描述的方法800和设备的一些实例可进一步包含掩蔽障壁材料的第二区段，其中将等离子体施加于障壁材料的第一区段可基于掩蔽障壁材料的第二区段。本文所描述的方法800和设备的一些实例可进一步包含蚀刻氧化物材料的至少一部分，其中组柱可基于蚀刻氧化物材料的至少部分而在邻近于氧化物材料的位置处形成。本文所描述的方法800和设备的一些实例可进一步包含在障壁材料上方形成存取线，其中存取线可经配置以穿过障壁材料而通信。
在本文所描述的方法800和设备的一些实例中，障壁材料的第二区段的尺寸可在第一方向上与通孔的尺寸相同。在本文所描述的方法800和设备的一些实例中，障壁材料的第一区段可与至少组柱接触，并且障壁材料的第二区段可与至少通孔接触。在本文所描述的方法800和设备的一些实例中，第一密度可低于第二密度。在本文所描述的方法800和设备的一些实例中，障壁材料包含氮化钨硅或等离子体包含二氮、氦气或其组合。在本文所描述的方法800和设备的一些实例中，障壁材料可包含双层结构。
在一些实例中，如本文所描述的制造系统可包含特征、构件或指令(例如，可由处理器执行的非暂时性计算机可读介质存储指令)，所述特征、构件或指令用于形成氧化物材料；形成多个柱，所述多个柱中的至少一个与氧化物材料接触；形成穿过氧化物材料的一部分的通孔；在多个柱、氧化物材料和通孔的上方形成障壁材料，所述障壁材料包括在至少所述多个柱的上方的第一区段和在至少所述通孔上方的第二区段；和将等离子体施加于障壁材料的第一区段以将第一区段的密度从第二密度改变到第一密度，第二区段具有第二密度。
在一些实例中，用于施加等离子体的特征、构件或指令可包含将等离子体施加于第一区段的顶部部分的顶部表面，其中第一区段的顶部部分包括至少部分地基于施加等离子体的第一密度。
在一些实例中，本文的制造系统可包含特征、构件或指令，所述特征、构件或指令用于至少部分地基于确定目标密度而确定用于障壁材料的第一区段的目标密度和选择具有大于目标密度的第二密度的障壁材料，其中将等离子体施加于障壁材料的第一区段至少部分地基于选择障壁材料以将障壁材料的密度从第二密度调整到更接近目标密度的第一密度。
在一些实例中，本文的制造系统可包含用于掩蔽障壁材料的第二区段的特征、构件或指令，其中将等离子体施加于障壁材料的第一区段是至少部分地基于掩蔽障壁材料的第二区段。
在一些实例中，本文的制造系统可包含用于蚀刻氧化物材料的至少一部分的特征、构件或指令，其中所述多个柱至少部分地基于蚀刻氧化物材料的至少所述部分而在邻近于氧化物材料的位置处形成。
在一些实例中，本文的制造系统可包含用于在障壁材料上方形成存取线的特征、构件或指令，其中存取线经配置以穿过障壁材料而连通。
在本文描述的方法、构件、设备和非暂时性计算机可读介质的一些实例中，障壁材料的第二区段的尺寸在第一方向上与通孔的尺寸相同。在本文描述的方法、构件、设备和非暂时性计算机可读介质的一些实例中，障壁材料的第一区段与至少多个柱接触，并且障壁材料的第二区段与至少通孔接触。
在本文描述的方法、构件、设备和非暂时性计算机可读介质的一些实例中，第一密度低于第二密度。
在本文描述的方法、构件、设备和非暂时性计算机可读介质的一些实例中，障壁材料包括氮化钨硅或其中等离子体包括二氮、氦气或其组合。
在本文描述的方法、构件、设备和非暂时性计算机可读介质的一些实例中，障壁材料包括双层结构。
图9展示说明根据本发明的方面支持具有高电阻率热障壁的存储器装置的方法或方法900的流程图。方法900的操作可由制造系统或与制造系统相关联的一个或多个控制器实施。在一些实例中，一个或多个控制器可执行一组指令以控制制造系统的一个或多个功能元件来执行所描述的功能。另外或替代地，一个或多个控制器可使用专用硬件来执行所描述功能的方面。在一些实例中，实施方法900的操作的控制器可用于控制如参考图6和7所描述的沉积控制腔室。
在905处，方法900可包含形成氧化物材料。可根据本文所描述的方法来执行905的操作。在一些实例中，可执行905的操作的方面以制造如参考图3到5所描述的存储器阵列。
在910处，方法900可包含形成一组柱。在一些实例中，所述组柱中的至少一个可与氧化物材料接触。可执行910的操作以制造如参考图3到5所描述的存储器阵列。
在915处，方法900可包含形成穿过氧化物材料的一部分的通孔。可执行915的操作以制造如参考图3到5所描述的存储器阵列。
在920处，方法900可包含确定用于障壁材料的第一区段的目标密度。可执行920的操作以制造如参考图3到5所描述的存储器阵列。
在925处，方法900可包含基于确定目标密度而选择具有大于目标密度的第二密度的障壁材料。在一些实例中，将等离子体施加于障壁材料的第一区段是基于选择障壁材料以将障壁材料的密度从第二密度调整到更接近目标密度的第一密度。可执行925的操作以制造如参考图3到5所描述的存储器阵列。
在930处，方法900可包含在所述组柱、氧化物材料和通孔上方形成障壁材料。在一些实例中，障壁材料可包含在至少所述组柱上方的第一区段和在至少所述通孔上方的第二区段。可执行930的操作以制造如参考图3到5所描述的存储器阵列。
在935处，方法900可包含将等离子体施加于障壁材料的第一区段以将第一区段的密度从第二密度改变到第一密度。在一些实例中，第二区段可具有第二密度。可执行935的操作以制造如参考图3到5所描述的存储器阵列。
图10展示说明根据本发明的方面支持具有高电阻率热障壁的存储器装置的方法或方法1000的流程图。方法1000的操作可由制造系统或与制造系统相关联的一个或多个控制器实施。在一些实例中，一个或多个控制器可执行一组指令以控制制造系统的一个或多个功能元件来执行所描述的功能。另外或替代地，一个或多个控制器可使用专用硬件来执行所描述功能的方面。在一些实例中，实施方法1000的操作的控制器可用于控制如参考图6和7所描述的沉积控制腔室。
在1005处，方法1000可包含形成氧化物材料。可执行1005的操作以制造如参考图3到5所描述的存储器阵列。
在1010处，方法1000可包含形成一组柱。在一些实例中，所述组柱中的至少一个可与氧化物材料接触。可执行1010的操作以制造如参考图3到5所描述的存储器阵列。
在1015处，方法1000可包含形成穿过氧化物材料的一部分的通孔。可执行1015的操作以制造如参考图3到5所描述的存储器阵列。
在1020处，方法1000可包含在所述组柱、氧化物材料和通孔上方形成障壁材料。在一些实例中，障壁材料可包含在至少所述组柱上方的第一区段和在至少所述通孔上方的第二区段。可执行1020的操作以制造如参考图3到5所描述的存储器阵列。
在1025处，方法1000可包含掩蔽障壁材料的第二区段。在一些实例中，将等离子体施加于障壁材料的第一区段可基于掩蔽障壁材料的第二区段。可执行1025的操作以制造如参考图3到5所描述的存储器阵列。
在1030处，方法1000可包含将等离子体施加于障壁材料的第一区段以将第一区段的密度从第二密度改变到第一密度。在一些实例中，第二区段可具有第二密度。可执行1030的操作以制造如参考图3到5所描述的存储器阵列。
应注意，上文所描述的方法描述了可能的实施方案，并且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可以组合来自方法中的两个或更多个的部分。
描述一种设备。所述设备可包含：位于衬底上方的一组柱，所述组柱中的每一个包含存储器单元；位于衬底上方的氧化物区；穿过氧化物区延伸到衬底的通孔；位于组柱、氧化物区和通孔上方的障壁材料，所述障壁材料包含具有第一密度的第一区段和具有第二密度的第二区段；和位于障壁材料上方且经配置以与所述存储器单元中的每一个通信的存取线。
在一些实例中，障壁材料的第一区段可位于组柱的至少一些和氧化物区的第一区段上方，并且障壁材料的第二区段可位于至少通孔和氧化物区的第二区段上方。在一些实例中，障壁材料的第一区段可位于组柱和至少氧化物区的第一区段上方，并且障壁材料的第二区段可位于通孔上方，所述障壁材料的第二区段对应于最靠近障壁材料的通孔的宽度。
在一些实例中，障壁材料的第二区段可被限于与通孔的一端的区域相同的区域。设备的一些实例可包含与衬底接触的电路，所述电路经配置以通过通孔和存取线与所述组存储器单元中的每一个传送信号。在一些实例中，第二密度可大于第一密度。一些实例可进一步包含障壁材料的第一区段的至少第一部分包含二氮。
在一些实例中，障壁材料包含氮化钨硅，并且其中障壁材料的第一区段的第一部分可以具有比障壁材料的第二区段更高的钨-氮键密度。在一些实例中，所述障壁材料可经配置以使存储器单元中的每一个热隔绝于存取线。在一些实例中，存储器单元中的每一个包含存储元件和选择器装置。在一些实例中，氧化物区可与组柱中的至少一个接触。在一些实例中，氧化物区可位于通孔的第一侧和通孔的第二侧上。
描述一种设备。所述设备可包含：柱，其包含存储器单元且位于衬底上方；氧化物区，其位于衬底上方且与柱接触；通孔，其与氧化物区接触且穿过氧化物区延伸到衬底；障壁材料，其包含第一区段和第二区段，所述第一区段具有第一电阻率且与至少柱接触，并且所述第二区段具有第二电阻率且与至少通孔接触；存取线，其与障壁材料接触且经配置以向所述存储器单元传送信令。
在一些实例中，障壁材料的第一区段可与至少存取线的区段接触，所述区段与在通孔正上方的存取线的第二区段不同。
可使用多种不同技术和技艺中的任一个来表示本文所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子连通”、“导电接触”、“连接”和“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况下，可例如使用如开关或晶体管的一个或多个中间组件将所连接组件之间的信号流动中断一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当如控制器的组件将其它组件耦合在一起时，组件起始允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则它们彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文所使用的术语“层”是指几何结构的分层或薄层。每一层可具有三个维度(例如，高度、宽度和深度)并且可覆盖表面的至少一部分。举例来说，层可以是三维结构，其中两个维度大于第三维度，例如薄膜。层可以包含不同元件、组件和/或材料。在一些情况下，单层可由两个或两个以上子层构成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在本质上为三维的。
如本文所使用，术语“大体上”意指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的，但要足够接近以便获得特征的优点。
如本文所使用，术语“电极”可指电导体，并且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、电线、导电线、导电层等，其提供存储器阵列的元件或组件之间的导电路径。
本文所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来进行掺杂。
本文所论述的开关组件或晶体管可表示场效应晶体管(field-effecttransistor；FET)，并且包括包含源极、漏极和栅极的三端装置(three terminal device)。所述端可通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，并且可以包括经重掺杂的半导体区，例如简并半导体区。源极与漏极可由轻掺杂的半导体区或通道间隔开。如果通道为n型(即，大部分载体为信号)，那么FET可被称作n型FET。如果通道为p型(即，大部分载体为空穴)，那么FET可被称作p型FET。通道可以由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可使得通道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
本文结合附图阐述的描述内容描述实例配置，并且并不表示可以实施的或在权利要求书的范围内的所有实例。本文所用的术语“示例性”意指“充当实例、例子或说明”，并且不比其它实例“优选”或“有利”。具体实施方式包含提供对所描述的技术的理解的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
在附图中，类似组件或特征可以具有相同参考标记。另外，可通过在参考标记之后跟着短划线和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。
可使用多种不同技术和技艺中的任一个来表示本文所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文的公开内容所描述的各种说明性块和模块可使用经设计以执行本文所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核心，或任何其它此类配置)。
本文所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。若以由处理器执行的软体实施，则可将功能作为一个或多个指令或代码存储于计算机可读介质上或通过计算机可读介质传输。其它实例和实施方案在本发明和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的部分在不同物理位置处实施。此外，如本文(包含在权利要求书中)所使用，如在项列表(例如，以例如“中的至少一个”或“中的一个或多个”的短语开头的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文所使用，短语“基于”不应理解为参考封闭条件集。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文中的描述以使得所属领域的技术人员能够进行或使用本发明。对本发明的各种修改对所属领域的技术人员来说将是显而易见的，并且本文所定义的一般原理可在不脱离本发明的范围的情况下应用于其它变化形式。因此，本发明不限于本文所描述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。
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