阅读说明：本技术 半导体设备封装和其制造方法 (Semiconductor device package and method of manufacturing the same ) 是由 颜尤龙 博恩·卡尔·艾皮特 凯·史提芬·艾斯格 于 2019-07-24 设计创作，主要内容包括：本公开的至少一些实施例涉及一种半导体设备封装。所述半导体设备封装包含载体、囊封体和天线,所述载体具有第一表面和与所述第一表面相对的第二表面。所述囊封体安置于所述载体的所述第一表面上。所述天线安置于所述囊封体上。所述天线包含晶种层和导电层。(At least some embodiments of the present disclosure relate to a semiconductor device package. The semiconductor device package includes a carrier having a first surface and a second surface opposite the first surface, an encapsulation, and an antenna. The encapsulation is disposed on the first surface of the carrier. The antenna is disposed on the encapsulation. The antenna includes a seed layer and a conductive layer.)

半导体设备封装和其制造方法

技术领域

本公开涉及一种包括包含晶种层和导电层的天线的半导体设备封装。

背景技术

天线通过电镀操作形成且安置于IC封装的模制原料的上部表面上。在电镀操作期间，衬底的后侧可受粘合层保护以便避免导电材料镀敷于衬底的后侧上。但是，粘合剂的残余物会在移除操作之后保留在衬底的后侧上。

衬底可由金属框替换。但是，金属框会在加热操作期间易于变形。

屏蔽层可包含于半导体封装中以屏蔽半导体封装内之集成电路免于电磁干扰。可包含天线，而非屏蔽层。在另一状况下，可包含天线和屏蔽层两者。屏蔽层的厚度可取决于屏蔽层意图阻挡具有高频还是低频的电磁干扰信号。高频是指0.5GHz到6GHz，且低频是指10MHz到100MHz。举例来说，为了实现屏蔽的效果，归因于低频信号的隧道效应，用于阻挡具有相对较低频率的电磁干扰(electromagnetic interference，EMI)的屏蔽层的厚度比用于阻挡具有相对较高频率的电磁干扰的屏蔽层的厚度更厚。但是，如果通过溅镀操作形成具有更大厚度的屏蔽层，那么会引发更高的成本和更长的制造时间，因此引发更低的产出率。

发明内容

在一些实施例中，根据本公开的一个方面，一种半导体设备封装包含载体、囊封体和天线，所述载体具有第一表面和与所述第一表面相对的第二表面。所述囊封体安置于所述载体的所述第一表面上。所述天线安置于所述囊封体上。所述天线包含晶种层和导电层。

在一些实施例中，根据本公开的一个方面，一种半导体设备封装包含载体、囊封体和天线，所述载体具有第一表面和与所述第一表面相对的第二表面。所述载体包含接近所述第一表面的第一层和接近所述第二表面的第二层。所述第二层包含双层。所述囊封体安置于所述载体的所述第一表面上。所述天线安置于所述囊封体上。所述天线包含晶种层和导电层。所述天线的所述晶种层和所述导电层中的一个的材料与所述第二层的所述双层中的一个的材料相同。

在一些实施例中，根据本公开的另一方面，公开一种用于制造半导体设备封装的方法。所述方法包含：提供载体，所述载体包含接近所述载体的第一表面的第一经图案化层；通过囊封体囊封所述载体；在所述囊封体中形成沟槽；在所述沟槽中和所述载体上形成导电层、以及在所述沟槽中和所述载体上形成所述导电层之后，形成接近所述载体的第二表面的第二经图案化层，所述第二表面与所述第一表面相对。

附图说明

当结合附图阅读时，从以下

具体实施方式

容易理解本公开的各方面。应注意，不同特征可不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A说明根据本公开的一些实施例的半导体设备封装的横截面图。

图1B说明根据本公开的一些实施例的半导体设备封装的透视图。

图1C说明根据本公开的一些实施例的半导体设备封装的俯视图。

图1D说明根据本公开的一些实施例的半导体设备封装的俯视图。

图2A说明根据本公开的一些实施例的半导体设备封装的横截面图。

图2B说明根据本公开的一些实施例的半导体设备封装的透视图。

图3说明根据本公开的一些实施例的半导体设备封装的横截面图。

图4说明根据本公开的一些实施例的半导体设备封装的横截面图。

图5A到图5H说明根据本公开的一些实施例的半导体设备封装的制造方法的中间操作。

图6A到图6H说明根据本公开的一些实施例的半导体设备封装的制造方法的中间操作。

图7说明根据本公开的一些实施例的半导体设备封装的横截面图。

图8说明根据本公开的一些实施例的半导体设备封装的横截面图。

图9A说明根据本公开的一些实施例的半导体设备封装的横截面图。

图9B说明根据本公开的一些实施例的半导体设备封装的横截面图。

图10A到图10H说明根据本公开的一些实施例的半导体设备封装的制造方法的中间操作。

图11A到图11I说明根据本公开的一些实施例的半导体设备封装的制造方法的中间操作。

图12A到图12J说明根据本公开的一些实施例的半导体设备封装的制造方法的中间操作。

具体实施方式

贯穿图式和详细描述使用共同附图标记来指示相同或类似组件。

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不既定是限制性的。在本公开中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复附图标记和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。

下文详细论述本公开的实施例。然而，应了解，本公开提供可在各种具体上下文中体现的多个适用的概念。所论述具体实施例仅仅是说明性的且并不限制本公开的范围。

图1A是根据本公开的一些实施例的半导体设备封装1的横截面图。半导体设备封装1包含载体10、半导体设备11和12、囊封体13、天线14和屏蔽层15。

在一些实施例中，载体10具有上表面10t和与上表面10t相对的下表面10b。载体10具有上表面10t与下表面10b之间的侧面10l。载体10具有接近上表面10t的层102和接近下表面10b的层101。在一些实施例中，层102可以是导电层102，且层101可以是导电层101。在一些实施例中，载体10可包含引线框或四边扁平无引脚(quad flat no-lead，QFN)结构。在一些实施例中，接近上表面10t的层102可包含引线框或四边扁平无引脚(QFN)结构。在镀敷操作期间，有机载体对应物可能在其背表面处需要额外粘合剂或保护层以便防止在前述操作期间镀敷焊料凸块或焊球，所述焊料凸块或焊球定位于背表面处。在未完全从有机载体对应物的背侧移除粘合剂或保护层的情况下，可将残余粘合剂运载到后续操作。另一方面，可在镀敷操作期间省略将粘合剂施加到QFN结构的后侧，且因此，可有效避免残余粘合剂的问题。在一些实施例中，导电层101的材料容量可不同于导电层102的材料容量。举例来说，导电层102中的导电物质，例如铜(Cu)，可在含量上大于导电层101中的相同导电物质。可图案化导电层101和102以形成两个图案化导电层。如图1A中所展示，导电层101与导电层102接触。可识别导电层101与导电层102之间的边界。在一些实施例中，导电层101可包含铜(Cu)合金或其它合适的材料。导电层102可包含Cu或其它合适的材料。

如图1A中举例说明，载体10可包含邻近于载体10的下表面10b的***的凹槽104。凹槽104提供用于渗出焊料(例如，SnPb)的空间。载体10可牢固地接合到印刷电路板(printed circuit board，PCB)。载体10的凹槽104可充当用于车辆应用的电子设备的可湿侧。

半导体设备11安置于载体10的上表面10t上。半导体设备11可通过导电线112线接合到载体10。粘合剂111安置于载体10与半导体设备11之间。在一些实施例中，半导体设备11可以倒装芯片方式接合到载体10。半导体设备11可包含专用集成电路(ASIC)、控制器、处理器或其它电子组件或半导体设备。

类似地，半导体设备12可通过导电线122线接合到载体10。粘合剂121安置于载体10与半导体设备12之间。半导体设备12的配置类似于半导体设备11的配置。半导体设备12可与半导体设备11基本上相同或不同。

囊封体13安置于载体10的上表面10t上。囊封体13囊封载体10。囊封体13囊封载体10的上表面10t。囊封体13囊封半导体设备11和12。囊封体13具有上表面13t和基本上垂直于上表面13t的侧面13l。囊封体13具有沟槽以容纳天线14。囊封体13进一步额外沟槽以容纳屏蔽层15。囊封体13可通过载体10的开口暴露。囊封体13可通过载体10的下表面10b暴露。

天线14安置于囊封体13的上表面13t上。天线14安置于囊封体13的沟槽中。天线14嵌入于囊封体13中。天线14具有从囊封体13暴露的上表面14t。天线14的上表面14t与囊封体13的上表面13t共面。天线14至少横向地由囊封体13囊封。

天线14具有晶种层141和导电层142。晶种层141可包含Ti、TiCu或其它合适的材料。晶种层141可包含磁性材料，例如Ni、Fe或不锈钢。晶种层141可包含具有高磁导率的材料。导电层142可包含Cu或其它合适的材料。导电层142可通过晶种层141与囊封体13分离或间隔开。导电层142由晶种层141从侧壁和底部包围。在一些实施例中，可根据所要应用而改变天线的外观或形状。

屏蔽层15可安置于载体10的上表面10t上。屏蔽层15安置于囊封体13的额外沟槽中。屏蔽层15由囊封体13囊封。屏蔽层15具有上表面15t和基本上垂直于上表面15t的侧表面15s。屏蔽层15的上表面15t与囊封体13的上表面13t共面且从囊封体13暴露。屏蔽层15的侧表面15s与载体10的侧面10l共面。屏蔽层15与囊封体13的侧面13l接触。屏蔽层15可包围各隔室的天线图案。如图1A中所展示，半导体设备11可在由屏蔽层15界定的左隔室中，而半导体设备12可在由屏蔽层15界定的右隔室中。屏蔽层15包围囊封体13。屏蔽层15通过囊封体13与天线14分离或间隔开。

屏蔽层15包含晶种层151和导电层152。晶种层151可包含Ti、TiCu或其它合适的材料。晶种层151可包含磁性材料，例如Ni、Fe或不锈钢。晶种层151可包含具有高磁导率的材料。导电层152可包含Cu或其它合适的材料。导电层152通过晶种层151与囊封体13分离或间隔开。

图1B是根据本公开的一些实施例的半导体设备封装1的横截面图。屏蔽层15包围载体10。屏蔽层15包围半导体设备11和12(图1B中未展示)。屏蔽层15包围囊封体13。屏蔽层15包围天线14。屏蔽层15以可防止来自更宽频率范围的电磁干扰(EMI)包含低频EMI的方式包围天线14。当然，相比于更高频率EMI对应物，更低频率EMI具有更长波长，且因此可能需要更厚的屏蔽层以有效地滤除低频EMI。屏蔽层15的厚度可受本公开中提供的制造操作控制。可通过电镀操作实现屏蔽层15的合适厚度，如在本公开中在一些实施例中介绍。还可应用各种溅镀操作以形成屏蔽层15。在一些实施例中，就两个操作来说，电镀操作可具有产出率和成本益处。

屏蔽层15的一个端子的侧表面可与囊封体13的一个端子的侧表面基本上共面。屏蔽层15的一个端子的侧表面可与天线14的一个端子的侧表面基本上共面。

图1C是根据本公开的一些实施例的半导体设备封装1'的俯视图。半导体设备封装1'类似于图1B中的半导体设备封装1，不同之处在于天线14'的外观或形状不同于天线14的外观或形状，且天线14'的表面由囊封体13包围例如以形成各种侧边。

图1D是根据本公开的一些实施例的半导体设备封装1”的横截面图。半导体设备封装1”类似于图1C中的半导体设备封装1，不同之处在于天线14”或天线14”'的图案不同于天线14'的图案且屏蔽层15'和15”例如从各侧边嵌入于囊封体13中。屏蔽层15'包围天线14”。屏蔽层15”包围天线14”'。在一些实施例中，天线14”的图案不同于天线14”'的图案。也就是说，两个不同天线或天线图案实施于半导体设备封装的两个邻近隔室或任何两个隔室中。在一些实施例中，可实施具有天线的一个隔室和不具有天线的另一隔室。可实施多于两个隔室。隔室可具有不同形状以匹配设计，例如三角形、曲面、梯形或其它不规则形状等等。

除屏蔽层15、15'、15”的配置之外，屏蔽层可从俯视图视角完全覆盖底半导体裸片。换句话说，屏蔽层可从俯视图视角覆盖隔室中的一个。因为屏蔽层可通过图1A和图1B中举例说明的侧边电连接到载体10，所以在屏蔽层完全覆盖对应隔室的情形下，屏蔽层还可充当散热器或散热片。在一些其它实施例中，屏蔽层可从俯视图视角具有篱笆或网配置。当执行研磨或平坦化操作以从隔室顶部移除过量屏蔽材料时，篱笆或网配置可具有制造益处。

图2A是根据本公开的一些实施例的半导体设备封装2的横截面图。半导体设备封装2可类似于图1A中的半导体设备封装1，不同之处在于屏蔽层25可由囊封体13横向地包围。换句话说，屏蔽层25嵌入于囊封体13中。在一些实施例中，囊封体13的侧面13l可与载体10的侧面10l基本上共面。屏蔽层25可由囊封体13囊封。在一些实施例中，囊封体13可覆盖载体10的侧面10l(图2A中未展示)。如图2A中所展示，可随后通过激光锯切操作分离或锯切两个隔室。当执行激光锯切操作时，激光可聚焦于邻近屏蔽层25之间的囊封体13上，且在所述操作之后，个别分离封装中的屏蔽层25可由囊封体13横向地覆盖。在一些其它实施例中，可实施滚轮刀片以个别地或与激光刀片组合地执行前述分离或锯切操作。在一些实施例中，邻近屏蔽层25的侧向间距可经设计以适合于激光刀片和/或滚轮刀片的尺寸。

屏蔽层25包含晶种层251和导电层252。晶种层251可包含Ti、TiCu或其它合适的材料。晶种层251可包含磁性材料，例如Ni、Fe或不锈钢。晶种层251可包含具有高磁导率的材料。导电层252可包含Cu或其它合适的材料。导电层252通过晶种层251与囊封体13分离。导电层252由晶种层251包围。

图2B是根据本公开的一些实施例的半导体设备封装2的透视图。屏蔽层25包围半导体设备11和12(图2B中未展示)。屏蔽层25包围天线14。囊封体13包围屏蔽层25。屏蔽层25可包围各隔室的天线图案。如图2A中所展示，半导体设备11可在由屏蔽层25界定的左隔室中，而半导体设备12可在由屏蔽层25界定的右隔室中。屏蔽层25包围囊封体13。屏蔽层25通过囊封体13与天线14分离或间隔开。

图3是根据本公开的一些实施例的半导体设备封装3的横截面图。半导体设备封装3类似于图1A中的半导体设备封装1，不同之处在于天线34的上表面34t和屏蔽层35的上表面35t低于囊封体13的上表面13t。屏蔽层35的侧表面与囊封体13的侧面13l基本上共面。天线34和屏蔽层35的此配置可允许天线34的上表面34t从囊封体13的上表面13t凹入，并另外防止天线34的上表面34t在制造操作、操作操作或用于将半导体设备封装3附接到PCB的操作期间被擦伤等等。

天线34具有晶种层341和导电层342。晶种层341可包含Ti、TiCu或其它合适的材料。晶种层341可包含磁性材料，例如Ni、Fe或不锈钢。晶种层341可包含具有高磁导率的材料。导电层342可包含Cu或其它合适的材料。导电层342通过晶种层341与囊封体13分离。导电层342由晶种层341包围。在一些实施例中，可基于特定应用而改变天线的图案。

屏蔽层35包含晶种层351和导电层352。晶种层351可包含Ti、TiCu或其它合适的材料。晶种层351可包含磁性材料，例如Ni、Fe或不锈钢。晶种层351可包含具有高磁导率的材料。导电层352可包含Cu或其它合适的材料。导电层352可通过晶种层351与囊封体13分离。

图4是根据本公开的一些实施例的半导体设备封装4的横截面图。半导体设备封装4类似于图1A中的半导体设备封装1，不同之处在于载体40可以是三层结构，天线44可以是三层结构，且屏蔽层45可以是三层结构。

载体40具有上表面40t和与上表面40t相对的下表面40b。载体40具有上表面40t与下表面40b之间的侧面40l。载体40可具有接近上表面40t的导电层401、接近下表面40b的导电层402和导电层401与导电层402之间的晶种层403。在一些实施例中，导电层402和晶种层403形成与导电层401接触的双层。在一些实施例中，导电层401和402以及晶种层403形成三层。导电层401和402与晶种层403的材料可彼此不同。导电层401与晶种层403接触。晶种层403与导电层402接触。在一些实施例中，导电层401可包含铜(Cu)合金或其它合适的材料。导电层402可包含Cu或其它合适的材料。晶种层403可包含Ti、TiCu或其它合适的材料。晶种层403可包含磁性材料，例如Ni、Fe或不锈钢。晶种层403可包含具有高磁导率的材料。载体40可以是例如引线框。载体40可包含四边扁平无引脚(QFN)结构。导电层402中的导电物质，例如铜(Cu)，可在含量上大于导电层401中的导电物质。举例来说，导电层401可以是包含Cu合金的QFN结构，且导电层401可以是通过电镀和/或溅镀操作形成的Cu层。

载体40可具有邻近于载体40的下表面40b的***的凹槽404。凹槽404提供用于渗出焊料(例如，SnPb)的空间。载体40可牢固地接合到印刷电路板(PCB)。凹槽404可充当用于车辆电子设备的可湿侧。在一些实施例中，当焊料在载体40的凹槽404处润湿并将载体40接合到PCB时，可在从俯视图视角检测半导体设备封装4时观察焊料的***。

天线44安置于囊封体13的上表面13t上。天线44安置于囊封体13的沟槽中。天线44嵌入于囊封体13中。天线44具有上表面44t。天线44的上表面44t与囊封体13的上表面13t共面。天线44由囊封体13囊封。天线44从囊封体13暴露。

天线44包含晶种层441、导电层442和保护层443。晶种层441可包含Ti、TiCu或其它合适的材料。晶种层441可包含磁性材料，例如Ni、Fe或不锈钢。晶种层441可包含具有高磁导率的材料。导电层442可包含Cu或其它合适的材料。导电层442通过晶种层441与囊封体13分离或间隔开。导电层442从侧边和从底部由晶种层441包围。保护层443覆盖晶种层441和导电层442。保护层443接近天线44的上表面44t。保护层443可以是隔离层或导电层。保护层443可防止导电层442氧化或在后续制造或操作工艺期间被擦伤。在一些实施例中，保护层443可包含例如阻焊层等绝缘材料、例如表面修整或抗腐蚀性材料等导电材料、或其它合适的材料。在一些实施例中，保护层443可包含Ni、Au、Pd、其相应合金或其它合适的材料。在一些实施例中，可基于特定应用而改变天线的图案。

屏蔽层45安置于载体40的上表面40t上。屏蔽层45安置于囊封体13的额外沟槽中。屏蔽层45由囊封体13囊封。屏蔽层45具有上表面45t和基本上垂直于上表面45t的侧表面45s。屏蔽层45的上表面45t与囊封体13的上表面13t共面。屏蔽层45的侧表面45s与载体40的侧面40l共面。屏蔽层45与囊封体13的侧面13l接触。屏蔽层45包围天线44。屏蔽层45包围囊封体13。屏蔽层45通过囊封体13与天线44分离。

屏蔽层45包含晶种层451、导电层452和保护层453。晶种层451可包含Ti、TiCu或其它合适的材料。晶种层451可包含磁性材料，例如Ni、Fe或不锈钢。晶种层451可包含具有高磁导率的材料。导电层452可包含Cu或其它合适的材料。导电层452通过晶种层451与囊封体13分离或间隔开。保护层453覆盖晶种层451和导电层452。保护层453接近屏蔽层45的上表面45t。保护层453可以是隔离层或导电层。保护层453可防止导电层452氧化或在后续制造或操作工艺期间被擦伤。在一些实施例中，保护层453可包含例如阻焊层等绝缘材料、例如表面修整或抗腐蚀性材料等导电材料、或其它合适的材料。在一些实施例中，保护层453包含Ni、Au、Pd、其相应合金或其它合适的材料。

在一些实施例中，运用合适的制造调整，囊封体13的上表面13t可高于天线44的上表面44t和屏蔽层45的上表面45t。

图5A到图5H说明根据本公开的一些实施例的半导体设备封装1的制造方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。半导体设备封装1的制造方法的操作可类似地应用于图1B、1C、1D、3和4的半导体设备封装。

参考图5A，半导体设备封装1的制造方法包含提供载体10'。载体10'可以是预成型引线框，例如四边扁平无引脚(QFN)结构。载体10'包含Cu合金。

参考图5B，对载体10'执行半蚀刻操作以形成容纳半导体设备，例如半导体设备11和12，的合适数目个凹槽。半导体设备11和12可分别通过粘合剂111和121安置于经蚀刻载体10”的上表面10”t上。通过半蚀刻操作，经蚀刻载体10”可包含上表面10”t处的经图案化表面，经图案化表面或在下文中称作经图案化层或经图案化导电层。

参考图5C，半导体设备11和12分别通过导电线112和122接合到经蚀刻载体10”。囊封体13可安置于经蚀刻载体10”的上表面10”t上。囊封体13囊封半导体设备11和12。在一些其它实施例中，半导体设备11和12可以倒装芯片方式接合到载体10”。

参考图5D，通过激光移除操作(例如，激光烧蚀)或任何其它合适的操作在囊封体13中形成沟槽13a和13b。如图5D中举例说明，沟槽13b形成于容纳半导体设备11的隔室与容纳半导体设备12的隔室之间。可通过激光移除操作控制沟槽13a和13b的宽度。如所说明，沟槽13b的深度可不同于沟槽13a的深度。沟槽13b的宽度还可不同于沟槽13a的宽度。在一些实施例中，当沟槽13a接近囊封体的上表面13t而定位时，沟槽13b的深度允许经蚀刻载体10”的上表面10”t从囊封体13暴露。在一些实施例中，沟槽13b的深度大于沟槽13a的深度。在一些实施例中，沟槽13b可随后形成有屏蔽层且沟槽13a可随后形成有天线结构。

沟槽13a和13b由囊封体13的上表面形成。沟槽13a可突出于半导体设备11和12上方。沟槽13b可定位于半导体设备11与半导体设备12之间。

参考图5E，可在囊封体13的外部表面上形成晶种层51。晶种层51可形成于经蚀刻载体10”的从囊封体13暴露的一部分上。晶种层51可形成于囊封体13的沟槽13a和13b中。可通过溅镀操作形成晶种层51。晶种层51可包含Ti、TiCu或其它合适的材料。晶种层51可包含磁性材料，例如Ni、Fe或不锈钢。晶种层51可包含具有高磁导率的材料。导电层52接着通过镀敷操作(例如，电镀或无电电镀操作)或其它合适的操作形成于晶种层51上。导电层52形成于沟槽13a和13b中。同时，导电层52可形成于经蚀刻载体10”的后侧上，以使得经蚀刻载体10”连同新沉积的导电层52形成复合载体10”'。原始载体10'可包含例如铜等导电材料；因此，就镀敷操作来说，在本公开的原始载体10'上形成导电层52可比在有机载体对应物上形成更有利。举例来说，形成于经蚀刻载体10”上的导电层52可比形成于有机载体对应物上的导电层具有更佳的厚度均匀性。另外，在经蚀刻载体10”上形成导电层52的产出率可大于有机载体对应物上的产出率。

可观察到经蚀刻载体10”与导电层52之间的边界。导电层52包含Cu或其它合适的材料。在一些实施例中，可通过溅镀操作形成晶种层51。可选择性地在经蚀刻载体10”和囊封体13的前侧上形成经溅镀晶种层。如图5E中举例说明，载体10”'可具有双层结构。

在一些其它实施例中，可通过电镀操作、无电电镀操作或其它合适的操作形成晶种层51。在此类情形下，晶种层51将形成于经蚀刻载体10”的前侧(例如，具有半导体设备11、12和囊封体13的侧)和后侧两者上。因此，在形成晶种层和导电层52之后，载体10”'可具有三层结构(图5E中未展示)，如图4中举例说明。

参考图5F，通过研磨操作移除晶种层51和导电层52的一部分以形成天线14和屏蔽层15。天线14包含晶种层141和导电层142。屏蔽层15包含晶种层151和导电层152。在研磨操作之后，天线14、屏蔽层15与囊封体13的上表面可基本上共面，如图5F中举例说明。天线14与屏蔽层15同时形成。

在一些实施例中，由于研磨操作之后的闪光蚀刻操作，天线14和屏蔽层15的上表面在研磨之后可从囊封体13的上表面凹入。归因于闪光蚀刻操作，天线14和屏蔽层15的凹槽可显现为凹陷结构。在此情形下，经蚀刻天线或经蚀刻屏蔽层的上表面可低于囊封体13的上表面。天线和屏蔽层的此配置可有利于在后续制造或操作工艺期间避免擦伤。

在一些实施例中，可通过电镀操作、喷洒操作或其它合适的操作在天线14的上表面和屏蔽层15的上表面上形成具有导电材料或绝缘材料的保护层(图5F中未展示)。保护层可包含Ni、Au、Pd、其合金或其它合适的材料。可通过喷洒操作在天线14和屏蔽层15上形成具有介电质或绝缘材料的保护层。保护层可包含阻焊层或其它合适的材料。

参考图5G，对载体10”'，例如对载体10”'的后侧，执行半蚀刻操作，以使得图案化载体10”'的后侧。在后侧半蚀刻操作之后，获得与两个导电层101和102相关联的载体10。可在形成天线14和屏蔽层15之后执行载体10”'的后侧半蚀刻操作。可在后侧半蚀刻操作期间控制载体10的背侧表面形态或图案。载体10包含接近半导体设备11、12和囊封体13的导电层101、以及与导电层101相对的导电层102。可在后侧蚀刻操作期间形成凹槽104。在一些实施例中，凹槽104经设计以避免半导体设备11、12的突出部下的位置。在半导体设备封装1的单一化操作之后，如图5H中所展示，凹槽104的位置可邻近于经单一化半导体设备封装的后侧***。在一些实施例中，可在图5G的半蚀刻操作期间、之前或之后在天线14的上表面上和屏蔽层15的上表面上形成保护层。

在一些实施例中，在半蚀刻操作之后，可在载体10的背表面上镀敷表面修整材料(例如，Sn或NiPdAg)以保护载体10的底侧。在其它实施例中，可通过在载体10的背表面上方喷墨打印防焊剂来形成表面修整材料。在一些实施例中，表面修整材料可对电磁波具有低吸收率。

参考图5H，执行单一化操作以形成半导体设备封装1。在单一化操作期间，可通过激光操作分离或锯切合适数目个隔室。当执行激光锯切操作时，激光可聚焦于屏蔽层15上，且在所述操作之后，个别分离封装中的屏蔽层25可从囊封体13横向地暴露。在一些其它实施例中，可实施滚轮刀片以个别地或与激光刀片组合地执行前述分离或锯切操作。

图6A到图6H说明根据本公开的一些实施例的半导体设备封装2的制造方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。半导体设备封装2的制造方法的操作可类似地应用于图2A、3和4的半导体设备封装。

参考图6A，半导体设备封装2的制造方法包含提供载体10'。载体10'可以是预成型引线框，例如四边扁平无引脚(QFN)结构。载体10'包含Cu合金。

参考图6B，对载体10'执行半蚀刻操作以形成容纳半导体设备，例如半导体设备11和12，的合适数目个凹槽。半导体设备11和12可分别通过粘合剂111和121安置于经蚀刻载体10”的上表面10”t上。通过半蚀刻操作，经蚀刻载体10”可包含上表面10”t处的经图案化表面，经图案化表面或在下文中称作经图案化层或经图案化导电层。

参考图6C，半导体设备11和12分别通过导电线112和122接合到经蚀刻载体10”。囊封体13可安置于经蚀刻载体10”的上表面10”t上。囊封体13囊封半导体设备11和12。在一些其它实施例中，半导体设备11和12可以倒装芯片方式接合到载体10”。

参考图6D，通过激光移除操作(例如，激光烧蚀)或任何其它合适的操作在囊封体13中形成沟槽13a和13b。如图6D中举例说明，若干沟槽13b可形成于容纳半导体设备11的隔室与容纳半导体设备12的隔室之间。可通过激光移除操作控制沟槽13a和13b的宽度。如所说明，沟槽13b的深度可不同于沟槽13a的深度。沟槽13b的宽度还可不同于沟槽13a的宽度。沟槽13b的宽度还可不同于沟槽13a的宽度。在一些实施例中，当沟槽13a接近囊封体的上表面13t而定位时，沟槽13b的深度允许经蚀刻载体10”的上表面10”t从囊封体13暴露。在一些实施例中，沟槽13b的深度大于沟槽13a的深度。在一些实施例中，沟槽13b可随后形成有屏蔽层且沟槽13a可随后形成有天线结构。

沟槽13a和13b由囊封体13的上表面形成。沟槽13a可突出于半导体设备11和12上方。沟槽13b可定位于半导体设备11与半导体设备12之间。

参考图6E，可遵循沟槽13a和13b的轮廓在囊封体13上形成晶种层51。晶种层51可形成于经蚀刻载体10”的从囊封体13暴露的一部分上。晶种层51可形成于囊封体13的沟槽13a和13b中。可通过溅镀操作形成晶种层51。晶种层51可包含Ti、TiCu或其它合适的材料。晶种层51可包含磁性材料，例如Ni、Fe或不锈钢。晶种层51可包含具有高磁导率的材料。接着通过镀敷操作或其它合适的操作在晶种层51上形成导电层52。可在沟槽13a和13b中形成导电层52。同时，导电层52可形成于经蚀刻载体10”的后侧上以形成载体10”'，以使得经蚀刻载体10”连同新沉积的导电层52形成复合载体10”'。原始载体10'可包含例如铜等导电材料，因此，就镀敷操作来说，在本公开的原始载体10'上形成导电层52可比在有机载体对应物上形成更有利。举例来说，形成于经蚀刻载体10”上的导电层52可比形成于有机载体对应物上的导电层具有更佳的厚度均匀性。另外，在经蚀刻载体10”上形成导电层52的产出率可大于有机载体对应物上的产出率。

可观察到经蚀刻载体10”与导电层52之间的边界。导电层52包含Cu或其它合适的材料。在一些实施例中，可通过溅镀操作形成晶种层51，可选择性地在经蚀刻载体10”和囊封体13的前侧上形成经溅镀晶种层。如图6E中举例说明，载体10”'可具有双层结构。

在一些其它实施例中，可通过电镀操作、无电电镀操作或其它合适的操作形成晶种层51。在此类情形下，晶种层51将形成于经蚀刻载体10”的前侧(例如，具有半导体设备11、12和囊封体13的侧)和后侧两者上。因此，在形成晶种层和导电层52之后，载体10”'可具有三层结构(图5E中未展示)，如图4中举例说明。

参考图6F，通过研磨操作移除晶种层51和导电层52的一部分以形成天线14和屏蔽层25。天线14包含晶种层141和导电层142。屏蔽层25包含晶种层251和导电层252。在研磨操作之后，天线14、屏蔽层25与囊封体13的上表面可基本上共面，如图6F中举例说明。

在一些实施例中，由于研磨操作之后的闪光蚀刻操作，天线14和屏蔽层25的上表面在研磨之后可从囊封体13的上表面凹入。归因于闪光蚀刻操作，天线14和屏蔽层15的凹槽可显现为凹陷结构。在此情形下，经蚀刻天线或经蚀刻屏蔽层的上表面将低于囊封体13的上表面。天线和屏蔽层的此配置可有利于在后续制造或操作工艺期间避免擦伤。

在一些实施例中，可通过电镀操作、喷洒操作或其它合适的操作在天线14的上表面和屏蔽层25的上表面上形成具有导电材料或绝缘材料的保护层(图6F中未展示)。保护层可包含Ni、Au、Pd、其合金或其它合适的材料。可通过喷洒操作在天线14和屏蔽层15上形成具有介电质或绝缘材料的保护层。保护层可包含阻焊层或其它合适的材料。

参考图6G，对载体10”'，例如对载体10”'的后侧，执行半蚀刻操作，以使得图案化载体10”'的后侧。在后侧半蚀刻操作之后，获得与两个导电层101和102相关联的载体10。可在形成天线14和屏蔽层15之后执行载体10”'的后侧半蚀刻操作。可在后侧半蚀刻操作期间控制载体10的背侧表面形态或图案。载体10包含接近半导体设备11、12和囊封体13的导电层101、以及与导电层101相对的导电层102。可在后侧蚀刻操作期间形成凹槽104。在一些实施例中，凹槽104可经设计以避免半导体设备11、12的突出部下的位置。在半导体设备封装1的单一化操作之后，如图5H中所展示，凹槽104的位置可邻近于经单一化半导体设备封装的后侧***。在一些实施例中，可在图6G的半蚀刻操作期间、之前或之后在天线14的上表面上和屏蔽层15的上表面上形成保护层。

参考图6H，执行单一化操作以形成半导体设备封装2。在单一化操作期间，可通过激光操作分离或锯切合适数目个隔室。当执行激光锯切操作时，激光可聚焦于邻近屏蔽层25之间的囊封体13上，且在所述操作之后，个别分离封装中的屏蔽层25可由囊封体13横向地囊封。在一些其它实施例中，可实施滚轮刀片以个别地或与激光刀片组合地执行前述分离或锯切操作。

图7是根据本公开的一些实施例的半导体设备封装7的横截面图。半导体设备封装7包含载体10、半导体设备11、12和76、囊封体13、经图案化导电层74、互连元件75和电子组件77。

载体10、半导体设备11和12和囊封体13的配置和材料类似于图1A的配置和材料。囊封体13具有复数个沟槽以容纳经图案化导电层74和互连元件75。容纳经图案化导电层74的沟槽可比容纳互连元件75的沟槽更浅。

经图案化导电层74包含导电层741、导电层742和晶种层743。导电层741和导电层742可以是迹线。在一些实施例中，导电层741可以是导电衬垫。导电层743可包含Ti、TiCu或其它合适的材料。晶种层741和742可包含Cu或其它合适的材料。导电层741通过晶种层743与囊封体13分离。导电层742通过晶种层743与囊封体13分离。导电层741和742由晶种层743包围。

经图案化导电层74嵌入于囊封体13的沟槽中。可调整经图案化导电层74的厚度。在一些实施例中，经图案化导电层74的上表面可与囊封体13的上表面共面。经图案化导电层74的上表面可高于或低于囊封体13的上表面。在仅经图案化导电层的底侧与囊封体13接触(即，经图案化导电层在囊封体的上表面上经图案化)的一些比较性实施例中，本发明实施例的嵌入式经图案化导电层74通过在底侧和侧边处形成接触来具有对囊封体13的更佳粘合性。此外，可易于控制经图案化导电层74的间距(例如，一个导电层741的中心与邻近导电层741的中心之间的距离)，以便与半导体设备76的导电凸块的间距匹配。

互连元件75包含晶种层751和导电通孔752。晶种层751可包含Ti、TiCu或其它合适的材料。导电通孔752可包含Cu或其它合适的材料。互连元件75将经图案化导电层74电连接到载体101。互连元件75与经图案化导电层74和载体101接触。

半导体设备76安置于囊封体13的上表面13t上。半导体设备76包含导电凸块761。半导体设备76通过导电凸块761电连接到经图案化导电层74。导电凸块761与导电层741接触。半导体设备76可以倒装芯片方式接合到载体10。在一些实施例中，半导体设备76可通过导电线线接合到载体10。半导体设备76可包含芯片。半导体设备76可包含晶片级芯片规模封装。半导体设备76不同于半导体设备11或12。在一些实施例中，半导体设备76在其上方不含任何模制囊封。

电子组件77可安置于囊封体13的上表面13t上。电子组件77电连接到经图案化导电层74。电气组件77与导电层742接触。电子组件77可与导电层741和742接触。在一些实施例中，电子组件77可以是无源组件(包含例如电容器、电阻器或电感器)。电子组件77可电连接到载体10。电子组件77可电连接到半导体设备76。在一些实施例中，半导体设备76可通过电子组件77接收信号使得信号将是稳定的。

图8是根据本公开的一些实施例的半导体设备封装8的横截面图。半导体设备封装8类似于图7中的半导体设备封装7，不同之处在于半导体设备16安置于囊封体13上且由囊封体73模制。半导体设备16和电子组件77受囊封体73保护。

半导体设备16包含导电衬垫163。半导体设备16具有面朝囊封体13的主动表面。半导体设备16电连接到经图案化导电层74。导电衬垫163与导电层741接触。在一些实施例中，半导体设备16电连接到电子组件77。半导体设备16电连接到载体10。半导体设备16电连接到半导体设备11或12。

在一些实施例中，半导体设备16可线接合到载体10。半导体设备16可与半导体设备11或12基本上相同或不同。半导体设备封装8可充当多芯片模快。

图9A是根据本公开的一些实施例的半导体设备封装9的横截面图。半导体设备封装9类似于图8中的半导体设备封装8，不同之处在于半导体设备16'线接合到载体10和天线94且屏蔽层95安置于囊封体73的沟槽中。

囊封体73具有与囊封体13的上表面13t相对的上表面73t。囊封体73具有沟槽以容纳天线94。囊封体73进一步具有额外沟槽以容纳屏蔽层95。

天线94的配置和功能类似于图1A的天线14的配置和功能。天线94安置于囊封体73的上表面73t上。天线94嵌入于囊封体73中。天线94至少横向地所述囊封体73囊封。天线94包含晶种层941和导电层942。晶种层941可包含Ti、TiCu或其它合适的材料。晶种层941可包含磁性材料，例如Ni、Fe或不锈钢。晶种层941可包含具有高磁导率的材料。导电层942可包含Cu或其它合适的材料。导电层942可通过晶种层941与囊封体73分离或间隔开。导电层942由晶种层941从侧壁和底部包围。

屏蔽层95的配置和功能类似于图1A的屏蔽层15的配置和功能。屏蔽层95可安置于经图案化导电层74上。屏蔽层95可安置于囊封体73的额外沟槽中。屏蔽层95由囊封体73囊封。屏蔽层95可包围天线94和半导体设备16'。屏蔽层95通过囊封体73与天线94分离或间隔开。

屏蔽层95包含晶种层951和导电层952。晶种层951可包含Ti、TiCu或其它合适的材料。晶种层951可包含磁性材料，例如Ni、Fe或不锈钢。晶种层951可包含具有高磁导率的材料。导电层952可包含Cu或其它合适的材料。导电层952通过晶种层951与囊封体73分离或间隔开。

半导体设备封装9还可包含图1A、2A、3和4的半导体设备封装1、2、3和4的类似优点。

图9B是根据本公开的一些实施例的半导体设备封装9'的横截面图。半导体设备封装9'类似于图9A中的半导体设备封装9，不同之处在于经图案化导电层74的一部分(例如，由虚线环绕的部分)可充当天线，且囊封体73中的半导体设备16的面朝或与经图案化导电层74接触的主动表面以及屏蔽层95'可穿过囊封体73和囊封体13。

可以是经图案化导电层74的部分的天线的配置可与如先前描述的天线14或94基本上相同。天线安置于囊封体13上且被配置成与半导体设备11和12中的任一个相互作用。在一些实施例中，天线可安置于经图案化导电层74的导电层741与742之间。在一些实施例中，天线可邻近于导电层742。天线可邻近于导电层741。

屏蔽层95'包含晶种层951'和导电层952'。屏蔽层95'从载体10的上表面10t延伸到囊封体73的上表面73t。在一些实施例中，屏蔽层95和互连元件75一起充当屏蔽层。屏蔽层95'可安置于载体10的***上。屏蔽层95'可安置于载体10的中心上。屏蔽层95'可经安置以包围半导体设备11、12、16中的任一个。

图10A到图10H说明根据本公开的一些实施例的半导体设备封装7的制造方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。半导体设备封装7的制造的操作可类似于图5A到图5H的半导体设备封装1的制造的操作。

参考图10A，半导体设备封装7的制造方法包含提供载体10'。载体10'可以是预成型引线框，例如四边扁平无引脚(QFN)结构。载体10'包含Cu合金。

参考图10B，对载体10'执行半蚀刻操作以形成容纳半导体设备，例如半导体设备11和12，的合适数目个凹槽。通过半蚀刻操作，经蚀刻载体10”可包含上表面10”t处的经图案化表面，经图案化表面或在下文中称作经图案化层或经图案化导电层。

参考图10C，半导体设备11和12分别通过粘合剂111和121安置于经蚀刻载体10”的上表面10”t上。半导体设备11和12分别通过导电线112和122接合到经蚀刻载体10”。囊封体13安置于经蚀刻载体10”的上表面10”t上。囊封体13囊封半导体设备11和12。

参考图10D，通过激光移除操作(例如，激光烧蚀)或任何其它合适的操作在囊封体13中形成沟槽13a和13b。如图10D中举例说明，沟槽13b形成于容纳半导体设备11的隔室与容纳半导体设备12的隔室之间。可通过激光移除操作控制沟槽13a和13b的宽度。如所说明，沟槽13b的深度可不同于沟槽13a的深度。沟槽13b的宽度还可不同于沟槽13a的宽度。沟槽13b的宽度还可不同于沟槽13a的宽度。在一些实施例中，当沟槽13a接近囊封体的上表面13t而定位时，沟槽13b的深度允许经蚀刻载体10”的上表面10”t从囊封体13暴露。在一些实施例中，沟槽13b的深度大于沟槽13a的深度。在一些实施例中，沟槽13b可随后形成有屏蔽层且沟槽13a可随后形成有天线结构。

沟槽13a和13b由囊封体13的上表面形成。沟槽13a可突出于半导体设备11和12上方。沟槽13b可定位于半导体设备11与半导体设备12之间。

参考图10E，可在囊封体13的外部表面上形成晶种层51。晶种层51可形成于经蚀刻载体10”的从囊封体13暴露的一部分上。晶种层51可形成于囊封体13的沟槽13a和13b中。可通过溅镀操作形成晶种层51。晶种层51可包含Ti、TiCu或其它合适的材料。晶种层51可包含磁性材料，例如Ni、Fe或不锈钢。晶种层51可包含具有高磁导率的材料。接着通过镀敷操作或其它合适的操作在晶种层51上形成导电层52。可在沟槽13a和13b中形成导电层52。同时，导电层52可形成于经蚀刻载体10”的后侧上以形成载体10”'，以使得经蚀刻载体10”连同新沉积的导电层52形成复合载体10”'。原始载体10'可包含例如铜等导电材料；因此，就镀敷操作来说，在本公开的原始载体10'上形成导电层52可比在有机载体对应物上形成更有利。举例来说，形成于经蚀刻载体10”上的导电层52可比形成于有机载体对应物上的导电层具有更佳的厚度均匀性。另外，在经蚀刻载体10”上形成导电层52的产出率可大于有机载体对应物上的产出率。

可观察到经蚀刻载体10”与导电层52之间的边界。导电层52包含Cu或其它合适的材料。在一些实施例中，可通过溅镀操作形成晶种层51。可选择性地在经蚀刻载体10”和囊封体13的前侧上形成经溅镀晶种层。如图10E中举例说明，载体10”'可具有双层结构。

在一些其它实施例中，可通过电镀操作、无电电镀操作或其它合适的操作形成晶种层51。在此类情形下，晶种层51将形成于经蚀刻载体10”的前侧(例如，具有半导体设备11、12和囊封体13的侧)和后侧两者上。因此，在形成晶种层和导电层52之后，载体10”'可具有三层结构(图10E中未展示)，如图4中举例说明。

参考图10F，通过研磨操作移除晶种层51和导电层52的一部分以形成经图案化导电层74。经图案化导电层74包含导电层741和742和晶种层743。导电层741可以是导电衬垫。导电层742可以是导电迹线。在研磨操作之后，经图案化导电层74的上表面与囊封体13的上表面可基本上共面。

互连元件75包含晶种层751和导电通孔752。晶种层751可包含Ti、TiCu或其它合适的材料。导电通孔752可包含Cu或其它合适的材料。经图案化导电层74通过互连元件75电连接到经蚀刻载体10”。互连元件75与经图案化导电层74同时形成。互连元件75与经图案化导电层74单件地形成。

在一些实施例中，由于研磨操作之后的闪光蚀刻操作，经图案化导电层74的上表面在研磨之后可从囊封体13的上表面凹入。归因于闪光蚀刻操作，经图案化导电层74的凹槽可显现为凹陷结构。在此情形下，经图案化导电层74的上表面可低于囊封体13的上表面。

在一些实施例中，可通过电镀操作、喷洒操作或其它合适的操作在经图案化导电层74的上表面上形成具有导电材料或绝缘材料的保护层(图10F中未展示)。保护层可包含Ni、Au、Pd、其合金或其它合适的材料。

参考图10G，对载体10”'，例如对载体10”'的后侧，执行半蚀刻操作，以使得图案化载体10”'的后侧。在后侧半蚀刻操作之后，获得与两个导电层101和102相关联的载体10。可在形成经图案化导电层74之后执行载体10”'的后侧半蚀刻操作。可在后侧半蚀刻操作期间控制载体10的背侧表面形态或图案。载体10包含接近半导体设备11、12和囊封体13的导电层101、以及与导电层101相对的导电层102。可在后侧半蚀刻操作期间形成凹槽104，以使得囊封体13从载体10”'暴露。在一些实施例中，凹槽104可经设计以避免半导体设备11、12的突出部下的位置。在半导体设备封装7的单一化操作之后，如图10G中所展示，凹槽104的位置可邻近于经单一化半导体设备封装的后侧***。

参考图10H，在囊封体13的上表面13t上安置半导体设备76。半导体设备76通过导电衬垫761电连接到经图案化导电层74。导电衬垫761可与导电层741和/或导电层742接触。电子组件77安置于囊封体13的上表面上。电子组件77电连接到经图案化导电层74。电子组件77可与导电层741或导电层742接触。电子组件77可与导电层741和742接触。在一些实施例中，半导体设备76可包含芯片。半导体设备76可包含晶片级芯片规模封装。电子组件77可以是无源组件(包含例如电容器、电阻器或电感器)。执行单一化操作以形成半导体设备封装7。

图11A到11I说明根据本公开的一些实施例的半导体设备封装8的制造方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。

图11A到图11F的半导体设备封装8的制造的操作可类似于图10A到图10F的半导体设备封装7的制造的操作。

参考图11G，图11G的半导体设备16和电气组件77的附接操作类似于图10H的半导体设备和电气组件，不同之处在于半导体设备16不同于半导体设备76。

参考图11H，在囊封体13的上表面上安置囊封体73。囊封体73囊封半导体设备16和电气组件77。

参考图11I，图11I的蚀刻操作类似于图10G的蚀刻操作。举例来说，在载体10”'的后侧上对载体10”'执行半蚀刻操作，以使得图案化载体10”'的后侧。在后侧半蚀刻操作之后，获得与两个导电层101和102相关联的载体10。执行单一化操作以形成半导体设备封装8。

图12A到图12J说明根据本公开的一些实施例的半导体设备封装9的制造方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。

图12A到图12F的半导体设备封装9的制造的操作可类似于图10A到图10F的半导体设备封装7的制造的操作。

参考图12G，半导体设备16'的附接操作类似于半导体设备11或12的附接的操作，不同之处在于半导体设备16'安置于囊封体13上。半导体设备16'通过导电线162线接合到经图案化导电层74。导电线162可电连接到导电层741或导电层742。粘合剂161安置于囊封体13与半导体设备16'之间。

参考图12H，在囊封体13的上表面上安置囊封体73。囊封体73囊封半导体设备16'。

参考图12I，天线94和屏蔽层95的阵型类似于图5D到图5F的天线14和屏蔽层15的阵型。天线94的配置、功能和材料类似于图1A的天线14的配置、功能和材料。天线94包含晶种层941和导电层942。屏蔽层95的配置、功能和材料类似于图1A的屏蔽层15的配置、功能和材料。屏蔽层95包含晶种层951和导电层952。

参考图12J，图12J的蚀刻操作类似于图10G的蚀刻操作。举例来说，在载体10”'的后侧上对载体10”'执行半蚀刻操作，以使得图案化载体10”'的后侧。在后侧半蚀刻操作之后，获得与两个导电层101和102相关联的载体10。执行单一化操作以形成半导体设备封装9。在一些实施例中，在形成天线94和屏蔽层95之后执行图12J中所说明的半蚀刻操作。在在形成天线94和屏蔽层95之前执行图12J中所说明的半蚀刻操作的一些比较性实施例中，可在天线和屏蔽层形成期间运用导电材料进一步沉积载体10”'的后侧处的已暴露囊封体73，并引起半导体封装结构中的非期望短接。

如本文所使用，相对于某一组件或组件群组、或组件或组件群组的某一平面、针对如相关联图中所展示的组件的定向而指定空间描述，例如“高于”、“低于”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“更高”、“下部”、“上部”、“在…上方”、“在…上方”等等。应理解，本文中所使用的空间描述仅出于说明性目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。

如本文中所使用且不另外定义，术语“基本上”、“实质上”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况和事件或情形极近似于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“基本上共面”可指两个表面在数微米内处于沿同一平面，例如在40μm内、30μm内、20μm内、10μm内或1μm内处于沿同一平面。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。

虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述图解可能未必按比例绘制。归因于制造工艺和公差，本公开中的技术再现与实际装置之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。