阅读说明：本技术 通过封装衬底中的介电材料配置设计的最佳信号布线性能 (Optimized signal routing performance through dielectric material configuration design in package substrate ) 是由 钱治国 段刚 K.艾金 孔*莹 孔莹 于 2020-03-23 设计创作，主要内容包括：通过封装衬底中的介电材料配置设计的最佳信号布线性能。实施例包括封装衬底和形成封装衬底的方法。一种封装衬底包括：在第一电介质中的第一导电层、在第一电介质上方的第二电介质、以及在第二电介质中的第二导电层,其中第二导电层包括第一迹线和第二迹线。该封装衬底还包括在第二电介质上方的第三导电层,以及在第一和第二电介质中的高介电常数(Dk)和低DK区,其中高Dk区围绕第一迹线,并且其中低Dk区围绕第二迹线。高Dk区可以处于第一导电层与第三导电层之间。低Dk区可以处于第一导电层与第三导电层之间。该封装衬底可以包括在第一和第二电介质中的介电区,其中该介电区将高Dk区和低Dk区分离。(The designed optimal signal routing performance is configured by the dielectric material in the package substrate. Embodiments include a package substrate and a method of forming a package substrate. A package substrate comprising: a first conductive layer in the first dielectric, a second dielectric over the first dielectric, and a second conductive layer in the second dielectric, wherein the second conductive layer includes a first trace and a second trace. The package substrate also includes a third conductive layer over the second dielectric, and high dielectric constant (Dk) and low Dk regions in the first and second dielectrics, wherein the high Dk region surrounds the first trace, and wherein the low Dk region surrounds the second trace. The high Dk region may be between the first conductive layer and the third conductive layer. The low Dk region may be between the first conductive layer and the third conductive layer. The package substrate may include a dielectric region in the first and second dielectrics, wherein the dielectric region separates the high Dk region and the low Dk region.)

通过封装衬底中的介电材料配置设计的最佳信号布线性能

技术领域

实施例涉及对半导体器件进行封装。更特别地，实施例涉及在单个介电层内具有不同介电常数（Dk）区的半导体器件。

背景技术

在过去的几十年内，集成电路（IC）中的特征的缩放一直是不断发展的半导体行业后面的驱动力。缩放到越来越小的特征使得能够在半导体器件的有限真实空间（realestate）上实现增加的功能单元密度。然而，在优化每个器件的性能的同时，用以对这些IC（包括封装衬底）进行缩放的驱动并非没有问题。

现有技术通常实现了跨每一个介电层都具有相同介电材料和厚度的封装衬底。这些封装衬底还包括用于差分（differential）和单端输入/输出（I/O）接口的导电布线。封装衬底的布线（routing）进一步包括不同的布线区段，如分支（breakout）布线和主布线。然而，这些布线区段通常针对衬底的介电材料和叠层配置具有不同（或甚至是冲突）的布线需求。因此，由于冲突的封装和布线需求，现有的封装衬底损害了不同布线区段和接口的信号性能。

具体实施方式

本文中描述的是在单个介电层内具有不同介电常数（Dk）区的半导体封装，以及形成这样的半导体封装的方法。下面描述的半导体封装以及形成这样的半导体封装的方法包括根据一些实施例的封装衬底，该封装衬底具有单端输入/输出（I/O）接口（或总线）、差分I/O接口以及在电介质（或介电层）内的多个Dk区。例如，如下面在一些实施例中描述的那样，该封装衬底可以具有带有单端布线迹线和差分布线迹线的单个布线层，其中单端布线迹线被较高Dk区（或高k介电区）围绕，并且差分布线迹线被较低Dk区（或低k介电区）围绕。对于一些实施例，高Dk区和低Dk区的介电材料可以在指定的相应区处围绕（或嵌入）布线层下方和上方的布线迹线。

如本文中描述的，“高k电介质”指代具有比传统衬底堆积材料更高的介电常数（k）（或Dk）的材料（例如，介电材料）。照此，“高k介电区”指代在材料的单个层（或第一层、同一层等）中的区（或部分），其中与使用传统衬底堆积材料的单个层中的另一区相比，该区具有更高的Dk。

如本文中描述的，“低k介电区”指代具有比传统衬底堆积材料更低的介电常数的材料。照此，“低k介电区”指代在材料中的单个层（或第一层）中的区（或部分），其中与使用传统衬底堆积材料的单个层中的另一区相比，该区具有更低的介电常数。

本文中描述的半导体封装的实施例通过利用优化的Dk材料实质上改善在封装衬底内的信号布线的性能来改善封装解决方案。例如，本文中描述的封装衬底可以具有低Dk区以减小布线损耗，并且具有高Dk区以减小阻抗不匹配引起的损耗。因此，本文中描述的实施例通过实现衬底过程来改善封装解决方案，该衬底过程可以控制封装衬底的（一个或多个）指定区中的Dk，由此进一步实现更高的带宽并且便于高速信令的未来带宽缩放。

本文中描述的技术可以在一个或多个电子设备中实现。可以利用本文中描述的技术的电子设备的非限制性示例包括：任何种类的移动设备和/或固定设备，诸如基于微机电系统（MEMS）的电气系统、陀螺仪、高级驾驶辅助系统（ADAS）、5G通信系统、相机、蜂窝电话、计算机终端、台式计算机、电子阅读器、传真机、自主服务终端（kiosk）、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或记录仪、服务器（例如，刀片式服务器、机架安装式服务器、其组合等）、机顶盒、智能电话、个人平板计算机、超级移动个人计算机、有线电话、其组合等等。这样的设备可以是便携式的或固定的。在一些实施例中，本文中描述的技术可以在台式计算机、膝上型计算机、智能电话、平板计算机、上网本计算机、笔记本计算机、个人数字助理、服务器、其组合等中被采用。更一般地，本文中描述的技术可以在多种电子设备中的任何一种中被采用，该电子设备包括具有封装衬底的半导体封装，该封装衬底带有单端I/O接口、差分I/O接口以及在一个或多个电介质内的不同Dk区。

在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实现方式的各种方面以向本领域其他技术人员传达他们工作的实质。然而，对于本领域技术人员将显然的是，可以仅利用所描述的方面中的一些来实践本实施例。出于解释的目的，阐述了具体数量、材料和配置以便提供对说明性实现方式的透彻理解。然而，对于本领域的技术人员将显然的是，可以在没有具体细节的情况下实践本实施例。在其他情况下，省略或简化公知的特征以便不使说明性实现方式模糊。

将作为多个分立的操作，进而以对理解本实施例最有帮助的方式来描述各种操作，然而，描述的次序不应该被解释为暗示这些操作必然是依赖于次序的。特别地，不需要按呈现的次序来实行这些操作。

如本文中使用的，术语“顶部”、“底部”、“上部”、“下部”、“最下面”和“最上面”在与一个或多个元件相关联地使用时意图传达相对的而非绝对的物理配置。因此，在器件中被描述为“最上面的元件”或“顶部元件”的元件当器件被倒置时可以代替地形成该器件中的“最下面的元件”或“底部元件”。类似地，在器件中被称为“最下面的元件”或“底部元件”的元件当器件被倒置时可以代替地形成该器件中的“最上面的元件”或“顶部元件”。

现在参考图1，示出了根据一个实施例的半导体封装100的俯视图和截面图示。在实施例中，半导体封装100可以包括封装衬底103。在实施例中，封装衬底103可以包括单端I/O布线接口107和差分I/O布线接口108。封装衬底103可以具有包括单端和差分I/O接口107-108的布线层。对于一个实施例，单端I/O接口107包括多个单端布线迹线111a，而差分I/O接口108包括多个差分布线迹线111b。

在实施例中，如图1的俯视图中所示，封装衬底103还包括具有高Dk区131和低Dk区132的介电层130，特别是介电层130嵌入/围绕高Dk区131和低Dk区132，其中介电层130的（一个或多个）其他区可以具有本领域已知的典型Dk（例如，典型Dk可能大约为3.3至3.5）。如上所述，封装衬底103可以具有布线层，其中单端布线迹线111a的一部分被高Dk区131围绕（如图1中所示），而差分布线迹线111b被低Dk区132围绕，由此使得具有不同Dk的材料能够被设置在特定的信号布线区中，以改善半导体封装100的I/O性能。注意到，高和低Dk区131-132的介电材料可以在指定的相应区131-132处围绕（或嵌入）相应布线层下方和上方的布线迹线111a-b（即，如图3D和4G中所示，布线迹线可以完全嵌入高Dk和低Dk材料/完全被高Dk和低Dk材料围绕）。

根据一些实施例，封装衬底103可以包括堆积层（或介电层）和导电布线层（例如，铜布线迹线111a-b）的交替层，如本领域中已知的那样。封装衬底103可以包括但不限于衬底、印刷电路板（PCB）和母板。对于一个实施例，封装衬底103是PCB。对于一个实施例，PCB由FR-4玻璃环氧树脂基所制成，其中两侧上都层压有薄铜箔。对于某些实施例，可以使用多层PCB，其中预浸料和铜箔被用来制作附加的层。例如，多层PCB可以包括一个或多个介电层130和Dk区131-132，其中每个介电层可以是具有一个或多个不同Dk区的光敏介电层。对于一些实施例，可以在PCB 103中钻孔。对于一个实施例，PCB 103还可以包括具有迹线111a-b（例如，铜迹线、焊盘、线、平面等）、通孔、互连件和洞的布线层（或导电层）。

附加地，管芯105可以被设置在封装衬底103上。在一个实施例中，管芯105可以包括微电子器件、半导体管芯、集成电路（IC）、中央处理单元（CPU）、微处理器、平台控制器中枢（PCH）、存储器和/或现场可编程门阵列（FPGA）。如上所述，管芯105可以包括分别用于对单端和差分迹线111a-b（例如，导电（或铜）迹线）进行布线的单端和差分I/O接口107-108两者。

在一些实施例中，如上所述，介电层130可以包括具有高k电介质（诸如，高Dk区131）的一种或多种介电材料，其中这样的介电材料可以包括铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、锌、镁、钙、压电技术聚合物、偏二氟乙烯聚合物和/或具有特殊添加物和经修饰的纳米结构的任何其他聚合物。可以在介电层130中使用的一个或多个高Dk区131的高k材料的示例可以包括但不限于：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化钪钽铅、铌酸铅锌、二氧化硅、氮化硅、氧化钙、硅酸铪、硅酸锆、压电技术聚合物、偏二氟乙烯聚合物和/或具有特殊添加物和经修饰的纳米结构的任何其他聚合物。注意到，在这些实施例中，由于二氧化硅的Dk值可能高于传统的衬底电介质Dk值，因此可以将二氧化硅定义为高Dk材料。

在替换的实施例中，介电层130可以包括具有低k介电材料（诸如，低Dk区132）的一种或多种介电材料。可以在介电层130中使用的一个或多个低Dk区132的低k材料的示例可以包括但不限于：碳掺杂氧化物、多孔二氧化硅、有机聚合物（诸如全氟环丁烷、聚四氟乙烯、氟硅酸盐玻璃）和/或有机硅酸盐（诸如，倍半硅氧烷、硅氧烷或有机硅酸盐玻璃）和/或聚合物（诸如，聚酰亚胺、聚降冰片烯、苯并环丁烯、PTFE），和/或具有经修饰的结构和气隙的上述材料的组合。

根据一些实施例，介电区130-132在封装衬底103中，其中该介电区包括高Dk区131、低Dk区132和介电区130（即，介电区130指代（一个或多个）传统Dk区）。附加地，在这些实施例中，管芯105在封装衬底103上，其中管芯105具有带有单端I/O布线区107的第一边缘和带有差分I/O布线区108的第二边缘，并且其中第一边缘的单端I/O布线区107与第二边缘的差分I/O布线区108相反。此外，如图1中所示，高Dk区131包括单端I/O布线区107，而低Dk区132包括差分I/O布线区108。

如本文中描述的，可以通过重新配制一种或多种材料组成来为任何期望的/特定的应用定制不同的Dk区131-132的Dk值。例如，在一个实施例中，高Dk区131可以具有近似4或更大的Dk值。在其他实施例中，高Dk区131可以具有近似10或更大的Dk值。对于一个实施例，低Dk区132可以具有近似2.65或更小的Dk值。在其他实施例中，低Dk区132可以具有近似3.2或更小的Dk值。在一个实施例中，介电层130可以具有近似3.3的Dk值。在其他实施例中，介电层130可以具有近似3.5的Dk值。注意到，在本文中描述的实施例中，电介质的Dk值处于低Dk区的Dk值与高Dk区的Dk值之间，其中高Dk区的Dk值大于低Dk值的Dk值。

此外，低Dk区132改善了半导体封装100的差分迹线损耗。例如，在一个实施例中，低Dk区132可以具有近似2.0的Dk值，而差分迹线111b可以具有近似46μm或更小的迹线宽度。因此，在该实施例中，在不对布线密度产生任何影响的情况下，可以将半导体封装100的***损耗改善至在28 GHz处的近似-0.88 dB/cm。

附加地，高Dk区131改善了半导体封装100的击穿（breakout）阻抗匹配。例如，在一个实施例中，高Dk区131可以具有近似5.0的Dk值，而单端（或分支）迹线111a可以具有近似9μm或更小的迹线宽度。因此，在该实施例中，可以将半导体封装100的阻抗减小到在10 GHz处的48 Ohm，因此这使得能够实现改善的阻抗匹配，从而避免任何信号反射，并且避免限制通道性能，尤其是对于高速场景而言。

注意到，基于期望的封装设计，半导体封装100可以包括更少或附加的封装组件。

图2A-2C是描绘了根据一个实施例的具有封装衬底203的半导体封装200的一系列透视图示，该封装衬底203包括多个单端迹线211a、多个差分迹线211b以及在介电层230内的多个Dk区231-332。此外，图2A-2C图示了根据一些实施例的实现拾取和放置过程以将高Dk区231和低Dk区232设置在单个介电层230内的方法之一。

现在参考图2A，示出了根据实施例的半导体封装200的截面图示。在实施例中，半导体封装200可以包括封装衬底203。封装衬底203可以基本上类似于上面在图1中描述的封装衬底103。在一个实施例中，封装衬底203可以包括介电层230。封装衬底203可以包括电介质的堆叠。在一个实施例中，多个迹线211a-b（或铜迹线）可以被设置在介电层230上。在实施例中，迹线211a可以是多个单端布线迹线，而迹线211b可以是多个差分布线迹线。例如，迹线211a可以被用来形成单端分支I/O接口，而迹线211b可以被用来形成差分I/O接口。对于一些实施例，迹线211a的宽度和线间距可以小于迹线211b的宽度和线间距。在一个实施例中，迹线211a-b可以利用诸如半加成法电镀（SAP）过程等等的铜镀过程来实现。

现在参考图2B，示出了根据实施例的具有高和低Dk区231-232的半导体封装200的截面图示。在实施例中，高Dk区231可以被设置在迹线211a和介电层230上方。对于一个实施例，低Dk区232可以被设置在迹线211b和介电层230上方。高和低Dk区231-232可以基本上类似于上面在图1中描述的高和低Dk区131-132。

附加地，即使为了简单起见而未示出，也可以将高Dk区设置在迹线211a下方，并且所图示的高Dk区231用高Dk区231的高Dk材料完全围绕迹线211a。同样地，即使为了简单起见而未示出，也可以将低Dk区设置在迹线211b下方，并且所图示的低Dk区232用低Dk区232的低Dk材料完全围绕迹线211b。

在实施例中，可以利用高精度拾取和放置、以及层压/平坦化过程来将高和低Dk区231-232设置在相应的迹线211a-b上方。例如，在需要不同Dk介电材料的（一个或多个）指定堆积层处，可以拾取预制的较高Dk和较低Dk介电材料/薄膜，并且以高准确度将其放置在指定区（诸如，高和低Dk区231-332）处，这使得铜迹线能够被围绕（例如，在导电迹线211a-b下方和/或上方）。

在一个实施例中，单端分支布线接口的高Dk区231可以具有近似8 mm×2 mm的占用空间（或面积）。根据实施例，差分布线接口的低Dk区232可以覆盖近似30 mm×20 mm的较大占用空间，这例如取决于差分对的数量等等。

现在参考图2C，示出了根据实施例的具有附加介电层230的半导体封装200的截面图示。在实施例中，第二介电层230被设置在高和低Dk区231-232和第一介电层230上方。第二介电层230可以基本上类似于第一介电层230。在一些实施例中，在对高和低Dk区231-232的拾取和放置之后，可以实现固化步骤来固化相应的区，并且然后可以实现层压步骤来封装和固化具有第二/后续介电层230的指定堆积层。在附加的实施例中，如果需要的话，堆叠的介电层230可以具有利用化学机械平坦化（CMP）过程而变平的顶表面。如上所述，为了优化半导体封装200的信令性能，高和低Dk区231-232可能需要被设置在信号布线迹线211a-b的上方、周围和下方。

如本文中描述的，可以通过重新配制一种或多种材料组成来为任何期望的/特定的应用定制不同的Dk区231-232的Dk值。例如，在一个实施例中，高Dk区231可以具有近似4或更大的Dk值。在其他实施例中，高Dk区231可以具有近似10或更大的Dk值。对于一个实施例，低Dk区232可以具有近似2.65或更小的Dk值。在其他实施例中，低Dk区231可以具有近似3.2或更小的Dk值。在一个实施例中，介电层230可以具有近似3.3的Dk值。在其他实施例中，介电层230可以具有近似3.5的Dk值。

注意到，基于期望的封装设计，图2A-2C中所示的半导体封装200可以包括更少或附加的封装组件。

图3A-3D是根据实施例的描绘了半导体封装300的一系列截面图示。如上所述，图3A-3D图示了通过在信号布线区（诸如介电区330-332）中实现变化的Dk值来使得能够实现半导体封装300的最佳信号布线性能的方法之一。特别地，图3A-3D图示了根据一些实施例的实现拾取和放置过程以将多个高Dk区331和多个低Dk区332设置在多个堆积介电层330内的方法之一。

现在参考图3A，示出了根据实施例的半导体封装300的截面图示。半导体封装300可以基本上类似于图1和图2A-2C中描述的半导体封装100和200。虽然图示了两个介电层330、两个高Dk区331和两个低Dk区332，但是要领会的是，可以将任何数量（或组合）的介电层330以及高和低Dk区331-332设置在封装衬底303中。类似于上面的半导体封装，高和低Dk区331-332分别包括高Dk值和低Dk值。

在实施例中，半导体封装300可以包括封装衬底303。封装衬底303可以具有层的堆叠（或堆积层），该层的堆叠包括介电层330、导电层310-311和导电布线迹线311a-b，如本领域中已知的那样。在实施例中，第二导电层311可以被设置在通过多个第一通孔320耦合的第一导电层310上方。第二导电层311可以包括信号布线层，该信号布线层包括多个单端布线迹线311a和多个差分布线迹线311b。

布线迹线311a-b基本上类似于上面在图1和图2A-2C中描述的布线迹线111a-b和211a-b。对于一些实施例，迹线311a的宽度和线间距可以小于迹线311b的宽度和线间距。在一个实施例中，导电层310-311、迹线311a-b和通孔320可以利用诸如SAP过程等等的铜镀过程来实现。

附加地，在一个实施例中，可以利用拾取和放置过程（或类似方法）将高Dk区331和低Dk区332设置在介电层330中。如图3A中所示，高Dk区331可以被设置在单端布线迹线311a下方，而低Dk区332可以被设置在差分布线迹线311b下方。布线迹线311a-b下方的这些高和低Dk区331-332被设置在第一介电层330中，以形成底部Dk区，该底部Dk区随后将完全围绕信号布线迹线311a-b（如下图3B中所示）。高和低Dk区331-332可以基本上类似于上面在图1和图2A-2C中描述的高和低Dk区131-132和231-232。

现在参考图3B，示出了根据实施例的在布线迹线311a-b上方具有高和低Dk区331-332的半导体封装300的截面图示。在实施例中，高和低Dk区331-332的第二层可以被设置在高和低Dk区331-332的第一层上方，由此使用高精度拾取和放置、以及层压/平面化过程来完全围绕相应的信号布线迹线311a-b。在一个实施例中，高Dk区331可以被实现成用于单端分支布线接口，并且可以具有近似8 mm×2 mm的占用空间。在一个实施例中，低Dk区332可以被实现成用于差分布线接口，并且可以覆盖近似30 mm×20 mm的占用空间。因此，在一些实施例中，高Dk区331的占用空间可以大于低Dk区332的占用空间。

根据一些实施例，可以通过重新配制一种或多种材料组成来为任何期望的/特定的应用定制高和低Dk区331-332的Dk值。例如，在一个实施例中，高Dk区331可以具有近似4或更大的Dk值。在其他实施例中，高Dk区331可以具有近似10或更大的Dk值。对于一个实施例，低Dk区332可以具有近似2.65或更小的Dk值。在其他实施例中，低Dk区332可以具有近似3.2或更小的Dk值。在一个实施例中，介电层330可以具有近似3.3的Dk值。在其他实施例中，介电层330可以具有近似3.5的Dk值。

现在参考图2C，示出了根据实施例的具有第二介电层330的半导体封装300的截面图示。在实施例中，第二介电层330可以被设置在高和低Dk区331-332、第一介电层330和第二导电层311上方。第二介电层330可以基本上类似于第一介电层330。在一些实施例中，在对高和低Dk区331-332的拾取和放置之后，可以实现固化步骤来固化相应的区，并且然后可以实现层压步骤来完全封装和固化具有第二介电层330的指定堆积层。

在附加的实施例中，如果需要的话，堆叠的电介质330和不同的Dk区331-332可以具有利用CMP过程而变平的顶表面。如上所述，为了优化半导体封装300的信令性能，高和低Dk区331-332可能需要被设置在信号布线迹线311a-b的上方、周围和下方。在实施例中，高和低Dk区331-332可以具有与第二介电层330的顶表面基本上共面的顶表面。在另一实施例中，高和低Dk区331-332可以具有在第二介电层330的顶表面下方的顶表面。附加地，如上所述，高和低Dk区331-332可以是预制薄膜，该薄膜具有根据需要而具有不同Dk值的不同材料，其中可以将这样的薄膜拾取并放置在指定位置处（例如，布线I/O接口处），根据需要对这些薄膜进行压制以确保与彼此和/或与导电层/迹线的良好粘合，并且然后将这些薄膜固化以便完全围绕相应的布线迹线311a-b。

现在参考图3D，示出了根据实施例的具有第三导电层312和多个第二通孔321的半导体封装300的截面图示。在实施例中，第三导电层312可以被设置在堆叠的介电层330以及高和低Dk区331-332上方。第三导电层312可以利用通孔321耦合到第二导电层311。对于一些实施例，第一和第三导电层310和312可以嵌入（或夹入）高和低Dk区331-332。在一个实施例中，第三导电层312和通孔321可以利用诸如SAP过程等等的任何电镀过程而形成。在附加的实施例中，可以基于期望的应用和/或封装设计根据需要来重复图3A-3D中所图示的步骤。

注意到，基于期望的封装设计，图3A-3D的半导体封装300可以包括更少或附加的封装组件。

图4A-4G是根据实施例的描绘了半导体封装400的一系列截面图示。如上所述，图4A-4G图示了通过在信号布线区（诸如介电区430-432）中实现变化的Dk值来实现半导体封装400的最佳信号布线性能的另一方法。特别地，图4A-4G图示了根据一些实施例的实现图案化的可光成像电介质（PID）440以将多个高Dk区431和多个低Dk区432设置在介电层430和440的堆叠内的另一方法。

现在参考图4A，示出了根据实施例的半导体封装400的截面图示。半导体封装400可以基本上类似于图3A-3D中描述的半导体封装300，除了以下内容之外：最初将具有正常Dk值的PID 440设置在指定位置处，以便将可以利用高和低Dk区431-432的高和低Dk材料来设置（或填充）的多个开口图案化。虽然图示了两种电介质430和440、两个高Dk区431和两个低Dk区432，但是要领会的是，可以将任何数量（或组合）的介电层430以及高和低Dk区431-432设置在封装衬底403中。类似于上面的半导体封装，高和低Dk区431-432分别包括高Dk值和低Dk值。

在实施例中，半导体封装400可以包括封装衬底403。封装衬底403可以具有层的堆叠（或堆积层），该层的堆叠包括电介质430、导电层410-411和导电布线迹线411a-b，如本领域中已知的那样。在实施例中，第二导电层411可以被设置在通过多个第一通孔420耦合的第一导电层410上方。第二导电层411可以包括信号布线层，该信号布线层包括多个单端布线迹线411a和多个差分布线迹线411b。

布线迹线411a-b基本上类似于上面在图3A-3D中描述的布线迹线311a-b。对于一些实施例，迹线411a的宽度和线间距可以小于迹线411b的宽度和线间距。在一个实施例中，导电层410-411、迹线411a-b和通孔420可以利用诸如SAP过程等等的铜镀过程来实现。

附加地，在一个实施例中，可以利用图案化的PID（例如，使用如下在图4B-4F中所示的类似步骤）来将高Dk区431和低Dk区432设置在介电层430中。如图4A中所示，高Dk区431可以被设置在单端布线迹线411a下方，而低Dk区432可以被设置在差分布线迹线411b下方。在布线迹线411a-b下方的这些高Dk区和低Dk区431-432被设置在介电层430中，以形成底部Dk区，该底部Dk区随后完全围绕信号布线迹线411a-b（如下图4F中所示）。高和低Dk区431-432可以基本上类似于上面在图3A-3D中描述的高和低Dk区331-332。

现在参考图4B，示出了根据实施例的具有PID 440的半导体封装400的截面图示。在实施例中，PID 440可以被设置在介电层430、第二导电层411和布线迹线411a-b上方。对于一个实施例，PID 440可以具有如本文中所描述的正常Dk值。在一个实施例中，PID 440的Dk值可以近似等于介电层430的Dk值。

现在参考图4C，示出了根据实施例的具有图案化掩模450的半导体封装400的截面图示。在实施例中，掩模450可以被设置在PID 440上方，以将随后在PID 440中形成的开口图案化，如下面在图4D中所示的。可以利用一个或多个强度区450a-b来将掩模450图案化，该一个或多个强度区450a-b使得能够在指定位置440a处使PID 440暴露和显影，以便随后形成一个或多个开口，如下面在图4D中所示的。例如，当光461在指定位置440a处选择性地暴露到PID 440上时，可以将光源460（例如，紫外灯）应用于掩模450的强度区450a-b上，以便随后在布线迹线411a-b上方形成开口。对于一个实施例，可以利用层压、喷涂、旋涂或其他已知的沉积方法来实现PID 440，并且PID 440可以包括本领域已知的PID材料。

现在参考图4D，示出了根据实施例的具有开口441-442的半导体封装400的截面图示。在实施例中，可以在PID 440中将多个开口441-442图案化以分别暴露布线迹线411a-b。在一个实施例中，PID 440可以被显影（或图案化）以在指定位置处形成开口441-442，以便随后分别设置高和低Dk区431-432的高和低Dk材料，如下所示。

现在参考图4E，示出了根据实施例的具有过度填充的高和低Dk区431-432的半导体封装400的截面图示。在实施例中，可以通过分别将高Dk材料和低Dk材料过度填充到上面图4D中所示的开口441-442中来设置（或分配/打印）高Dk区431和低Dk区432。在一个实施例中，可以通过分配过程、丝网印刷（screen printing）过程等等来实现高和低Dk区431-432。在一些实施例中，高和低Dk区431-432的高和低Dk材料可以基本上类似于上面在图3A-3D中描述的高和低Dk区331-332的高和低Dk材料。

现在参考图4F，示出了根据实施例的在平坦化过程之后的半导体封装400的截面图示。在实施例中，可以在高和低Dk区431-432上实现平坦化过程、磨削过程等等，以便使这样的区431-432的顶表面上方的多余材料平坦化（或变平）。照此，在一些实施例中，在平坦化/磨削过程之后，高和低Dk区431-432的顶表面可以与PID 440的顶表面基本共面。

在一个实施例中，高Dk区431可以被实现成用于单端分支布线接口，并且可以具有近似8 mm×2 mm的占用空间。在一个实施例中，低Dk区432可以被实现成用于差分布线接口，并且可以覆盖近似30 mm×20 mm的占用空间。因此，在一些实施例中，高Dk区431的占用空间可以大于低Dk区432的占用空间。

根据一些实施例，可以通过重新配制一种或多种材料组成来为任何期望的/特定的应用定制高和低Dk区431-432的Dk值。例如，在一个实施例中，高Dk区431可以具有近似4或更大的Dk值。在其他实施例中，高Dk区431可以具有近似10或更大的Dk值。对于一个实施例，低Dk区432可以具有近似2.65或更小的Dk值。在其他实施例中，低Dk区432可以具有近似3.2或更小的Dk值。在一个实施例中，介电层430可以具有近似3.3的Dk值。在其他实施例中，介电层430可以具有近似3.5的Dk值。如上所述，为了优化半导体封装400的信令性能，高和低Dk区431-432可能需要被设置在信号布线迹线411a-b迹线的上方、周围和下方。

现在参考图4G，示出了根据实施例的具有第三导电层412和多个第二通孔421的半导体封装400的截面图示。在实施例中，第三导电层412可以被设置在堆叠的电介质430和440以及高和低Dk区431-432上方。第三导电层412可以利用通孔421耦合到第二导电层411。对于一些实施例，第一和第三导电层410和412可以嵌入（或夹入）高和低Dk区431-432。在一个实施例中，第三导电层412和通孔421可以利用诸如SAP过程等等的任何电镀过程而形成。在附加的实施例中，可以基于期望的应用和/或封装设计根据需要来重复图4A-4G中所图示的步骤。

注意到，在一个实施例中，可以以不同的图案化顺序来形成（或制造）图4A-4G的半导体封装400，其中可以在介电层440之前应用电介质431和432。在上面的该实施例中，电介质431和432可以是PID材料，可以使用上述光刻方法来应用和图案化该PID材料。在图案化之后，PID 431和PID 432保留在衬底403上，其中其余区域被暴露（或打开）以供介电层440在后续步骤中进行填充。取决于PID/介电材料的属性，可以挑选有利于所选材料属性（或多个属性）的图案化顺序。

还要注意的是，基于期望的封装设计，图4A-4G的半导体封装400可以包括更少或附加的封装组件。

图5是图示了根据一个实施例的利用具有封装衬底的器件封装510（或半导体封装）的计算机系统500的示意性框图的图示，该封装衬底具有带有单端布线迹线和差分布线迹线的单个布线层、以及带有高和低Dk区的电介质，其中单端布线迹线被较高Dk区围绕，而差分布线迹线被较低Dk区围绕。图5图示了计算设备500的示例。

计算设备500容纳母板502。母板502可以包括多个组件，该组件包括但不限于处理器504、器件封装510（或半导体封装）以及至少一个通信芯片506。处理器504物理地且电气地耦合到母板502。对于一些实施例，至少一个通信芯片506也物理地且电气地耦合到母板502。对于其他实施例，至少一个通信芯片506是处理器504的部分。

取决于其应用，计算设备500可以包括可以或可以不物理地且电气地耦合到母板502的其他组件。这些其他组件包括但不限于：易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件（诸如硬盘驱动器、紧凑盘（CD）、数字多功能盘（DVD）等等）。

至少一个通信芯片506使得能够实现用于数据去往计算设备500和来自计算设备500的传递的无线通信。术语“无线”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经调制的电磁辐射通过非固态介质来传送数据。该术语不暗示相关联的器件不包含任何线，尽管在一些实施例中它们可能不包含。至少一个通信芯片506可以实现许多无线标准或协议中的任一个，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.112族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被标明为3G、4G、5G及以上的任何其他无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于诸如Wi-Fi和蓝牙之类的较短距离无线通信，并且第二通信芯片506可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他的之类的较长距离无线通信。

计算设备500的处理器504包括封装在处理器504内的集成电路管芯。器件封装510可以是但不限于衬底、封装衬底和/或PCB。在一个实施例中，器件封装510可以是本文中所描述的半导体封装。器件封装510可以包括具有单端和差分I/O布线迹线的封装衬底，这些布线迹线被如本文中所描述的（例如，图1-4G中图示的）具有高和低Dk区的电介质的堆叠所围绕、或被来自本文中所描述的附图的任何其他组件所围绕。

注意到，器件封装510可以是单个组件/设备、组件的子集和/或整个系统，这是由于材料、特征和组件可以被限于器件封装510和/或计算设备500的任何其他组件，这些组件可能需要如本文中所描述的围绕一个或多个电介质内的单端和差分迹线的高和低Dk区（例如，母板502、处理器504和/或计算设备500的任何其他组件可能需要如本文中所描述的半导体封装的实施例）。

对于某些实施例，如本文中所描述的，集成电路管芯可以与一个或多个器件一起封装在封装衬底上，该封装衬底包括热稳定的RFIC和用于供无线通信使用的天线以及器件封装，以减小计算设备的z高度。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。

至少一个通信芯片506还包括封装在通信芯片506内的集成电路管芯。对于一些实施例，如本文中所描述的，通信芯片的集成电路管芯可以与一个或多个器件一起封装在包括一个或多个器件封装的封装衬底上。

在前述说明书中，已经参考其具体示例性实施例来描述实施例。然而，应当牢记的是，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。将显而易见的是，在不脱离更宽泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图要被视为说明性的意义而不是限制性的意义。

下面的示例涉及另外的实施例。可以将不同实施例的各种特征与所包括的一些特征和被排除的其他特征不同地组合以适合多种不同的应用。

以下示例涉及进一步的实施例：

示例1是一种封装衬底，其包括：在第一电介质中的第一导电层；在第一电介质上方的第二电介质；在第二电介质中的第二导电层，其中，第二导电层包括多个第一迹线和多个第二迹线；在第二电介质上方的第三导电层；以及在第一和第二电介质中的高介电常数（Dk）区和低DK区，其中，高Dk区围绕多个第一迹线，并且其中，低Dk区围绕多个第二迹线。

在示例2中，示例1的主题可以可选地包括：高Dk区处于第一导电层与第三导电层之间。

在示例3中，示例1-2的主题可以可选地包括：低Dk区处于第一导电层与第三导电层之间。

在示例4中，示例1-3的主题可以可选地包括在第一和第二电介质中的介电区，其中，介电区将高Dk区和低Dk区分离。

在示例5中，示例4的主题可以可选地包括：高Dk区包括具有第一Dk值的第一材料，其中，介电区包括具有第二Dk值的第二材料，其中，低Dk区包括具有第三Dk值的第三材料，其中，高Dk区的第一Dk值大于低Dk区的第三Dk值，并且其中，第一和第二电介质的第二Dk值在第一Dk值与第三Dk值之间。

在示例6中，示例5的主题可以可选地包括：第三Dk值在3.3与3.5之间。

在示例7中，示例1-6的主题可以可选地包括：多个第一迹线是多个单端布线迹线，并且其中，多个第二迹线是多个差分布线迹线。

在示例8中，示例6的主题可以可选地包括：多个单端布线迹线的宽度和线间距小于多个差分布线迹线的宽度和线间距。

在示例9中，示例1-8的主题可以可选地包括在第一和第二电介质中的多个通孔，其中，多个通孔将第二导电层的导电焊盘耦合到第一和第二导电层。

示例10是一种半导体封装，其包括：封装衬底；在封装衬底中的多个介电区，其中，多个介电区包括高Dk区、低Dk区和介电区；以及在封装衬底上的管芯，其中，管芯具有带有第一输入/输出（I/O）布线区的第一边缘，以及带有第二I/O布线区的第二边缘，其中，第一边缘的第一I/O布线区与第二边缘的第二I/O布线区相反，并且其中，高Dk区包括第一I/O布线区，并且低Dk区包括第二I/O布线区。

在示例11中，示例10的主题可选地包括：在第一电介质中的第一导电层；在第一电介质上方的第二电介质；在第二电介质中的第二导电层，其中，第二导电层包括多个第一迹线和多个第二迹线，其中，多个第一迹线位于第一I/O布线区中，并且其中，多个第二迹线位于第二I/O布线区中；在第二电介质上方的第三导电层；以及在第一和第二电介质中的高Dk区和低DK区，其中，高Dk区围绕多个第一迹线，并且其中，低Dk区围绕多个第二迹线。

在示例12中，示例11的主题可以可选地包括：高Dk区处于第一导电层与第三导电层之间。

在示例13中，示例11的主题可以可选地包括：低Dk区处于第一导电层与第三导电层之间。

在示例14中，示例11的主题可以可选地包括：介电区在第一和第二电介质中，其中，介电区将高Dk区和低Dk区分离。

在示例15中，示例14的主题可以可选地包括：高Dk区包括具有第一Dk值的第一材料，其中，介电区包括具有第二Dk值的第二材料，其中，低Dk区包括具有第三Dk值的第三材料，其中，高Dk区的第一Dk值大于所述低Dk区的第三Dk值，并且其中，第一和第二电介质的第二Dk值在第一Dk值与第三Dk值之间。

在示例16中，示例15的主题可以可选地包括：第三Dk值在3.3与3.5之间。

在示例17中，示例11的主题可以可选地包括：多个第一迹线是多个单端布线迹线，并且其中，多个第二迹线是多个差分布线迹线。

在示例18中，示例17的主题可以可选地包括：多个单端布线迹线的宽度和线间距小于多个差分布线迹线的宽度和线间距。

在示例19中，示例11的主题可以可选地包括在第一和第二电介质中的多个通孔，其中，多个通孔将第二导电层的导电焊盘耦合到第一和第二导电层。

示例20是形成封装衬底的方法，其包括：将第一高Dk区和第一低DK区设置在第一导电层上方；将第一电介质设置在第一导电层上方并且围绕第一高和低Dk区；将第二导电层设置在第一电介质以及第一高和低Dk区上方，其中，第二导电层包括多个第一迹线和多个第二迹线，并且其中，多个第一迹线位于所述第一高Dk区上方，并且多个第二迹线位于第一低Dk区上方；将第二高Dk区设置在第一高Dk区和多个第一迹线正上方，以及将第二低Dk区设置在第一低Dk区和多个第二迹线正上方；将第二电介质设置在第二导电层上方并且围绕第二高和低Dk区；以及将第三导电层设置在第二电介质以及第二高和低Dk区上方，其中，第一和第二高Dk区完全围绕多个第一迹线，并且其中，第一和第二低Dk区完全围绕多个第二迹线。

在示例21中，示例20的主题可以可选地包括：第一和第二高Dk区处于第一导电层与第三导电层之间，并且其中，第一和第二低Dk区处于第一导电层与第三导电层之间。

在示例22中，示例20-21的主题可以可选地包括：第一和第二电介质中的介电区，其中，介电区将第一和第二高Dk区与第一和第二低Dk区分离；以及在第一和第二电介质中的多个通孔，其中，多个通孔将第二导电层的导电焊盘耦合到第一和第二导电层。

在示例23中，示例22的主题可以可选地包括：第一和第二高Dk区包括具有第一Dk值的第一材料，其中，介电区包括具有第二Dk值的第二材料，其中，第一和第二低Dk区包括具有第三Dk值的第三材料，其中，第一和第二高Dk区的第一Dk值大于第一和第二低Dk区的第三Dk值，其中，第一和第二电介质的第二Dk值在第一Dk值与第三Dk值之间，并且其中，第三Dk值在3.3与3.5之间。

在示例24中，示例22的主题可以可选地包括：多个第一迹线是多个单端布线迹线，其中，多个第二迹线是多个差分布线迹线，并且其中，多个单端布线迹线的宽度和线间距小于多个差分布线迹线的宽度和线间距。

在示例25中，示例20-24的主题可以可选地包括：利用拾取和放置过程或可光成像电介质的堆叠来实现设置第一和第二高和低Dk区。

在前面的说明书中，已经参照其具体的示例性实施例描述了方法和装置。将明显的是，在不脱离更宽泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图要被视为说明性的意义而不是限制性的意义。