阅读说明：本技术 一种半导体封装结构及其制造方法 (Semiconductor packaging structure and manufacturing method thereof ) 是由 许哲玮 于 2019-02-27 设计创作，主要内容包括：本发明公开一种半导体封装结构,包括一第一图案化导电层、一第一功率晶片、一第二功率晶片、一导电粘着层、一第二图案化导电层、一第一导电连接元件、一第二导电连接元件以及一模封层。第一功率晶片及第二功率晶片以正面及反面相互颠倒的方式嵌埋于模封层中。另外,第一功率晶片及第二功率晶片的一侧通过导电粘着层而固定于第一图案化导电层。本发明亦公开一种半导体封装结构的制造方法。(The invention discloses a semiconductor packaging structure, which comprises a first patterned conducting layer, a first power chip, a second power chip, a conducting adhesive layer, a second patterned conducting layer, a first conducting connecting element, a second conducting connecting element and a molding layer. The first power chip and the second power chip are embedded in the molding layer in a manner that the front surface and the back surface are reversed. In addition, one side of the first power chip and one side of the second power chip are fixed on the first patterned conductive layer through the conductive adhesive layer. The invention also discloses a manufacturing method of the semiconductor packaging structure.)

一种半导体封装结构及其制造方法

技术领域

本发明关于一种封装结构及其制造方法，特别关于一种半导体封装结构及其制造方法。

背景技术

随着资信与车用电子的需求大幅增长，四方平面无引脚封装（Quad Flat No-Lead；QFN）封装结构因为具备较佳的散热效果以及较低的阻抗值及电磁干扰，目前已成为重要的半导体封装技术。

而在QFN封装结构中，铜片桥接（copper clip）技术是因应大功率需求而产生的技术。铜片设计成具有高低落差的拱桥形状，利用点锡膏工艺（solder dispenser）将铜片与晶片接合，其具有较小的阻抗以承载大电流，并且可承受热应力产生的变形，因而适用于例如电晶体等高功率元件。

以下请参照图1A至图1D，以简单说明现有的的封装结构中利用铜片桥接技术接合电晶体的部份。

如图1A所示，于一导线架（lead frame）101上配合网版印刷形成一锡膏层102。接着，如图1B，将一电晶体晶片103置放于锡膏层102上。而后，如图1C，于电晶体晶片103上形成焊锡104。最后，如图1D，将一桥接铜片105置放于对应的锡膏层102以及焊锡104上，并经过摄氏380度的高温回焊工艺后而使导线架101、电晶体晶片103及桥接铜片105相互接合。

上述的工艺及成品至少具有下列问题：

（1）封装结构使用了导线架以及桥接铜片，因此封装的高度（厚度）无法降低，而限制了其应用领域。

（2）焊锡或锡膏中皆含有相当高比例的铅，而铅金属会造成环境污染且对人体健康有着相当程度的影响。

（3）在摄氏380度的高温回焊工艺固定所有元件之前可能发生各个元件位移，而导致精度下降。

因此，如何改善上述缺点而提供一种能够整合高功率元件的半导体封装结构及其制造方法，实属当前重要课题之一。

发明内容

有鉴于上述，本发明的一目的是提供一种半导体封装结构及其制造方法，其能够降低含有高功率元件的半导体封装结构的高度，同时可以增加电性效能。本发明的另一目的是提供一种半导体封装结构及其制造方法，其能够不使用含铅的工艺而可符合环保法令的需求。

为达上述目的，本发明提供一种半导体封装结构，其包括一第一图案化导电层、一第一功率晶片、一第二功率晶片、一导电粘着层、一第二图案化导电层、一第一导电连接元件、一第二导电连接元件以及一模封层。

第一功率晶片具有一第一正面及一第一背面，并且以第一正面朝向第一图案化导电层设置。第一功率晶片的第一正面具有一第一电极布局，而于第一背面具有一第二电极布局。第二功率晶片邻设于第一功率晶片，并且具有一第二正面及一第二背面，且以第二背面朝向第一图案化导电层设置。第二功率晶片的第二正面具有一第三电极布局，而于第二背面具有一第四电极布局。导电粘着层电性连接于第一功率晶片的第一电极布局与第一图案化导电层之间。另外，导电粘着层亦电性连接于第二功率晶片的第四电极布局与第一图案化导电层之间。第二图案化导电层与第一图案化导电层相对设置，且第一功率晶片的第一背面及第二功率晶片的第二正面朝向第二图案化导电层设置。第一导电连接元件电性连接于第一功率晶片的第二电极布局与第二图案化导电层之间，以及电性连接于第二功率晶片的第三电极布局与第二图案化导电层之间。第二导电连接元件电性连接于第一图案化导电层与第二图案化导电层之间，并使其电性连接。模封层包覆第一图案化导电层、导电粘着层、第一功率晶片、第二功率晶片、第一导电连接元件及第二导电连接元件。

依据本发明的一实施例，其中第一功率晶片的第一电极布局相同于第二功率晶片的第三电极布局，且第一功率晶片的第二电极布局相同于第二功率晶片的第四电极布局。

依据本发明的一实施例，其中第一功率晶片及第二功率晶片分别为一电晶体晶片。

依据本发明的一实施例，其中第一电极布局及第三电极布局分别包括一闸极及一源极，而第二电极布局及第四电极布局分别包括一汲极。

依据本发明的一实施例，其中第二电极布局的汲极电性连接于第三电极布局的源极。

依据本发明的一实施例，其中模封层的材质为铸模化合物，其以酚醛基树脂、环氧基树脂或硅基树脂为主要基质。

另外，为达上述目的，本发明提供一种半导体封装结构的制造方法，其包括下列步骤：步骤一：提供一承载板；步骤二：形成一第一图案化导电层于承载板的一表面；步骤三：设置一导电粘着层于部分的第一图案化导电层上；步骤四：设置一第一功率晶片于导电粘着层上，其中第一功率晶片的一第一正面的一第一电极布局接触于导电粘着层；步骤五：设置一第二功率晶片于导电粘着层上，其中第二功率晶片的一第二背面的一第四电极布局接触于导电粘着层；步骤六：形成至少一导电连接元件于未设置导电粘着层的第一图案化导电层、第一功率晶片的一第一背面的一第二电极布局及/或第二功率晶片的一第二正面的一第三电极布局；步骤七：形成一模封层于承载板上，并且包覆第一图案化导电层、导电粘着层、第一功率晶片、第二功率晶片及导电连接元件；步骤八：形成一第二图案化导电层于模封层上，并且电性连接于暴露于模封层的导电连接元件；步骤九：移除承载板。

依据本发明的一实施例，其中第一功率晶片的第一背面的至少一汲极电性连接于第二功率晶片的第二正面的至少一源极。

再者，为达上述目的，本发明提供一种半导体封装结构的制造方法包括下列步骤：步骤一：提供一承载板；步骤二：形成一第一图案化导电层于承载板的一表面；步骤三：设置一导电粘着层于部分的第一图案化导电层上；步骤四：设置一第一功率晶片于导电粘着层上，其中第一功率晶片的一第一正面的一第一电极布局接触于导电粘着层；步骤五：设置一第二功率晶片于导电粘着层上，其中第二功率晶片的一第二背面的一第四电极布局接触于导电粘着层；步骤六：形成至少一第二导电连接元件于未设置导电粘着层的第一图案化导电层；步骤七：形成一模封层于承载板上，并且包覆第一图案化导电层、导电粘着层、第一功率晶片、第二功率晶片及第二导电连接元件；步骤八：于模封层上对应于第一功率晶片的一第一背面的一第二电极布局及第二功率晶片的一第二正面的一第三电极布局形成多个开口；步骤九：形成一第一导电连接元件于该些开口；步骤十：形成一第二图案化导电层于模封层上，并且电性连接于暴露于模封层的第一导电连接元件及第二导电连接元件；以及步骤十一：移除承载板。

依据本发明的一实施例，其中第一导电连接元件及第二图案化导电层同时于一工序中形成。

承上所述，本发明的一种半导体封装结构及其制造方法将例如为电晶体晶片的第一功率晶片以及第二功率晶片以相互颠倒的方式设置，据以缩短晶片之间电性连接的距离以增加电性效能。另一方面，利用半导体工艺取代现有的的含铅及高温回焊工艺，除了能够大幅度的提高封装结构的精度，更能符合无铅的环保工艺趋势需求。

附图说明

图1A至图1D显示先前技术的封装结构中利用铜片桥接技术接合电晶体的制造方法示意图。

图2A至图2I显示依据本发明第一实施例的半导体封装结构的制造方法示意图。

图3A至图3D显示依据本发明第二实施例的部分半导体封装结构的制造方法示意图。

图4本发明较佳实施例的半导体封装结构设置于电路板的一示意图。

图5本发明较佳实施例的承载有电子元件的半导体封装结构设置于电路板的一示意图。

附图标记说明

101、导线架；102、锡膏层；103、电晶体晶片；104、焊锡；

105、桥接铜片；20、半导体封装结构；21、承载板；

211、表面；22、第一图案化导电层；23、导电粘着层；

24、第一功率晶片；241、第一正面；242、第一背面；

25、第二功率晶片；251、第二正面；252、第二背面；

261、第一导电连接元件；262、第二导电连接元件；

27、模封层；27a、保护层；

271、272、273、274、275：开口；

28、第二图案化导电层；30、电路板；33、电子元件；

32、34：导电凸块；

D1、D2：汲极；

G1、G2：闸极；

S1、S2：源极；

T01、T02：顶端。

具体实施方式

以下将通过实施例来解释本发明内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。须说明者，以下实施例及附图中，与本发明非直接相关的元件已省略而未绘示；且附图中各元件间的尺寸关仅为求容易了解，非用以限制实际比例。另外，以下实施例中，相同的元件将以相同的元件符号加以说明。

以下请参照图2A至图2I，其为本发明第一实施例的半导体封装结构的制造方法示意图。半导体封装结构的制造方法包括步骤S11至步骤S20。

如图2A所示，步骤S11于一承载板21的一表面211上形成一第一图案化导电层22。承载板21可以为金属板或为绝缘板。第一图案化导电层22的材料为导电金属，例如铜、银、镍或其组成的合金，其可利用微影蚀刻技术，配合额外的光阻层（图中未显示）执行曝光显影以及蚀刻工序，并执行电镀工序，以形成第一图案化导电层22。

于此要特别说明的是，于传统的晶圆型式（wafer type）的工艺中，仅能针对形成于单一晶圆内的晶片（chip）或晶粒（die）同时进行封装工艺，其较为耗时且具有工艺上的诸多限制。相较于传统的晶圆型式的封装工艺，本发明采用大尺寸板面型式（panel leveltype）的封装工艺。其中，承载板21的面积为单一晶圆面积的多倍。据此，本发明的承载板21能够对于切割自多个晶圆的全部晶片（或晶粒）同时进行封装工艺，而能有效节省制造时间。

接着，如图2B所示，步骤S12设置一导电粘着层23于部分的第一图案化导电层22上。导电粘着层23可为导电胶，其材料可包括高散热导电材料，例如银或铜。在其他实施例中，导电粘着层23还可以是异方性导电胶，以提供垂直（Z轴）导通之用。

接着，如图2C所示，步骤S13设置一第一功率晶片24于导电粘着层23上。第一功率晶片24具有一第一正面241及一第一背面242。在第一正面241具有一第一电极布局，而在第一背面242具有一第二电极布局。其中，第一正面241的第一电极布局接触于导电粘着层23。

接着，步骤S14设置一第二功率晶片25于导电粘着层23上。第二功率晶片25具有一第二正面251及一第二背面252。在第二正面251具有一第三电极布局，而在第二背面252则具有一第四电极布局。其中，第二背面252的第四电极布局接触于导电粘着层23。

在本实施例中，第一功率晶片24以及第二功率晶片25分别为一电晶体晶片，例如金属氧化物半导体场效电晶体（Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET）晶片。因此，第一电极布局以及第三电极布局分别包括一闸极（Gate）G1、G2及一源极（Source）S1、S2。另一方面，第二电极布局以及第四电极布局则分别包括一汲极（Drain）D1、D2。在其他实施例中，电晶体晶片还可以是双极性接面电晶体（bipolar junctiontransistor；BJT）晶片或是绝缘栅双极电晶体（Insulated Gate Bipolar Transistor；IGBT）晶片等。

基于上述，第一功率晶片24以及第二功率晶片25相同的元件，因此第一功率晶片24的第一电极布局相同于第二功率晶片25的第三电极布局，且第一功率晶片24的第二电极布局相同于第二功率晶片25的第四电极布局。换句话说，第一功率晶片24以及第二功率晶片25以相互颠倒的方式设置于导电粘着层23上。

接着，如图2D所示，步骤S15形成一第一导电连接元件261于第一功率晶片24的第一背面242的第二电极布局及第二功率晶片25的第二正面251的第三电极布局。第一导电连接元件261可以利用微影蚀刻技术，配合额外的光阻层（图中未显示）执行曝光显影以及蚀刻工序，并执行电镀工序而形成。

接着，如图2E所示，步骤S16形成一第二导电连接元件262于未设置导电粘着层23的第一图案化导电层22上。第二导电连接元件262，例如导电柱，其材质为金属，可以通过电镀工序而直接形成于第一图案化导电层22上，除了提供电传导路径之外，还可增加支撑强度。在其他实施例中，第二导电连接元件262还可以预先成形后再通过导电胶而固定并且电性连接于第一图案化导电层22（图中未示）。

接着，如图2F所示，步骤S17形成一模封层27于承载板21上，并且包覆第一图案化导电层22、导电粘着层23、第一功率晶片24、第二功率晶片25、第一导电连接元件261以及第二导电连接元件262。其中，模封层27的材质可以为高填料含量介电材（high fillercontent dielectric material），例如为铸模化合物（molding compound），其以酚醛基树脂（Novolac-Based Resin）、环氧基树脂（Epoxy-Based Resin）或硅基树脂（Silicone-Based Resin）为主要基质，其占铸模化合物的整体比例约为8 wt.%～12 wt.%，并掺杂占整体比例约70 wt.%～90 wt.%的填充剂而形成。其中，填充剂可以包括二氧化硅及氧化铝，以达到增加机械强度、降低线性热膨胀数、增加热传导、增加阻水及减少溢胶的功效。

在本实施例中，步骤S17还包括通过研磨工序研磨模封层27的顶部，以显露出第一导电连接元件261以及第二导电连接元件262的顶端T01、T02。

接着，如图2G所示，步骤S18形成一第二图案化导电层28于模封层27上，并且电性连接于暴露于模封层27的第一导电连接元件261及第二导电连接元件262。

接着，如图2H所示，步骤S19形成保护层（cover layer）27a于模封层27上，并且包覆第二图案化导电层28，据以保护嵌埋于模封层27以及保护层27a内的元件。在本实施例中，还可选择性地执行研磨工序研磨保护层27a的顶部。

最后，如图2I所示，步骤S20移除承载板21，据以形成一半导体封装结构20。在本实施例中，第一功率晶片24以及第二功率晶片25以相互颠倒的方式设置，且第一功率晶片24的汲极D1通过第一导电连接元件261以及第二图案化导电层28而与第二功率晶片25的源极S2电性连接。据此，可以缩短汲极D1以及源极S2之间的电传导距离，而可增加电性效果，另一方面，也使得半导体封装结构能够应用于半桥电路。

以下接着说明本发明第二实施例的半导体封装结构的制造方法。在本实施例中，半导体封装结构的制造方法包括步骤S31至步骤S40。由于本实施例的制造方法与第一实施例的制造方法有部分的步骤示相同的，因此将省略该相同的步骤叙述。另外，在本实施例中，与第一实施例相同的元件是沿用第一实施例的元件符号。

首先，步骤S31至步骤S34与第一实施例的步骤S11至步骤S14相同，故于此不再加以赘述。

接着，如图3A所示，步骤S35形成第二导电连接元件262于未设置导电粘着层23的第一图案化导电层22上。与上述实施例相同，第二导电连接元件262，例如导电柱，其材质为金属，可以通过电镀工序而直接形成于第一图案化导电层22上，除了提供电传导路径外，还可增加支撑强度。在其他实施例中，第二导电连接元件262还可以预先成形后再通过导电胶而固定并且电性连接于第一图案化导电层22（图中未示）。

接着，如图3B所示，步骤S36形成模封层27于承载板21上，并且包覆第一图案化导电层22、导电粘着层23、第一功率晶片24、第二功率晶片25以及第二导电连接元件262。另外，步骤S36还可包括通过研磨工序研磨模封层27的顶部，以显露出第二导电连接元件262的顶端T02。

接着，如图3C所示，步骤S37以激光钻孔（laser drilling）技术于模封层27分别对应于第一功率晶片24的汲极D1以及第二功率晶片25的源极S2及闸极G2的位置形成三个开口271、272、273，以暴露出第一功率晶片24的汲极D1以及第二功率晶片25的源极S2及闸极G2。

接着，如图3D所示，步骤S38形成第一导电连接元件261于开口271、272、273以及形成第二图案化导电层28于模封层27上，并且电性连接于暴露于模封层27的第一导电连接元件261及第二导电连接元件262。在本实施例中，第一导电连接元件261以及第二图案化导电层28可同时形成，可利用微影蚀刻技术配合额外的光阻层（图中未显示）执行曝光显影以及蚀刻工序，并执行电镀工序以形成第一导电连接元件261以及第二图案化导电层28。

接着，步骤39及步骤40与第一实施例的步骤S19及步骤S20相同，故于此不再加以赘述。

本发明的半导体封装结构20可以如图4所示，通过导电凸块32而电性连接于一电路板30上。其中，电路板30可以是印刷电路板、金属核心（metal core）电路板或玻璃电路板。

另外，还可如图5所示，于保护层27a上以激光钻孔技术形成开口274、275以暴露出部分的第二图案化导电层28，并将一电子元件33通过导电凸块34而电性连接于第二图案化导电层28。

综上所述，本发明的一种半导体封装结构及其制造方法将例如为电晶体晶片的第一功率晶片以及第二功率晶片以相互颠倒的方式设置，其具有下列特点：

（1）将第一功率晶片以及第二功率晶片以相互颠倒的方式设置，得以缩短晶片之间电性连接的距离以增加电性效能，且可减少封装结构的高度。

（2）利用半导体工艺取代现有的的回焊工艺，以大幅度的提高封装结构的精度。

（3）工艺中舍弃含铅的回焊工艺，因而可以符合环保的趋势以及法令的需求。

（4）功率晶片的一侧使用导热粘着层来固定于第一图案化导电层，可以简化工艺。

显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。